2.4 GHz 頻段射頻前端高線性度SiGe 低噪聲放大器設(shè)計(jì)

傅海鵬 ，史昕宇

（天津大學(xué) 微電子學(xué)院，天津 300072）

低噪聲放大器要求在自身不引入較大噪聲的同時(shí)，將接收到的微弱信號進(jìn)行線性放大.作為接收機(jī)中的第一個(gè)放大器，LNA 的性能在很大程度上影響整個(gè)系統(tǒng)的噪聲、線性度、靈敏度等指標(biāo).近年來，通信技術(shù)的發(fā)展和進(jìn)步讓視頻會(huì)議、網(wǎng)絡(luò)教學(xué)等各種應(yīng)用場景得以實(shí)現(xiàn)，改變了人們的生活方式［1-3］.為了適應(yīng)不斷擴(kuò)大的接入設(shè)備數(shù)量，滿足不斷增長的數(shù)據(jù)吞吐量及速率需求，無線通信協(xié)議標(biāo)準(zhǔn)也在不斷發(fā)展.其中，無線通信協(xié)議中諸如調(diào)制階數(shù)的提升及系統(tǒng)靈敏度要求的提高對射頻前端接收部分的線性度提出了更高的需求.這為LNA 的設(shè)計(jì)帶來了新的挑戰(zhàn)，LNA 需要具有更高的線性度、更低噪聲、更高增益，以及更低的面積成本等［4］.

為實(shí)現(xiàn)高線性度需求，文獻(xiàn)［5］采用多柵晶體管（Multiple Gated Transistor，MGTR）結(jié)構(gòu)，分別將主、從CMOS 晶體管偏置在飽和區(qū)和亞閾值區(qū)，實(shí)現(xiàn)對整體跨導(dǎo)二次導(dǎo)數(shù)的抵消，從而提升線性度.然而，該方案僅適用于CMOS 工藝.文獻(xiàn)［6］采用堆疊晶體管的方法設(shè)計(jì)了一種堆疊三級的cascode 低噪聲放大器.堆疊使得放大器可以使用更高的電源電壓，從而獲得更大的信號擺幅范圍.功耗的提升也使得線性度得以提升.但這顯著犧牲了功耗，不符合低功耗應(yīng)用的發(fā)展趨勢.文獻(xiàn)［7］通過改進(jìn)偏置電路提升線性度，但是其在大信號時(shí)，經(jīng)電阻泄漏的射頻電流會(huì)直接流入偏置電路中，偏置電路與放大器間鎮(zhèn)流電阻的壓降變化仍會(huì)帶來低噪聲放大器輸入1 dB壓縮點(diǎn)的前移，惡化放大器線性度.

從工藝考慮，雖然CMOS 工藝具有成本較低、易于集成等優(yōu)勢，但是噪聲和線性度較差［8］.而GaAs等Ⅲ/Ⅴ族工藝與之相反，性能優(yōu)秀，但價(jià)格高昂且不易集成［9］.與上述主流工藝對比，SiGe BiCMOS 工藝不僅具有CMOS 工藝易于集成的特點(diǎn)，還具有可與GaAs等Ⅲ/Ⅴ族工藝相比擬的性能和價(jià)格優(yōu)勢，是一種適合射頻LNA 設(shè)計(jì)的具有高性價(jià)比的折中選擇［10］.

針對上述挑戰(zhàn)并考慮工藝特點(diǎn)，本文采用SiGe BiCMOS 工藝，設(shè)計(jì)并實(shí)現(xiàn)了一款工作在2.4 GHz 頻段的射頻前端LNA.通過并聯(lián)電容反饋技術(shù)在輸入端同時(shí)實(shí)現(xiàn)增益和噪聲匹配，并結(jié)合SiGe工藝特點(diǎn)，采用改進(jìn)的動(dòng)態(tài)偏置電路，克服鎮(zhèn)流電阻壓降影響，對泄漏的射頻電流也加以利用，在不提升靜態(tài)功耗的同時(shí)，實(shí)現(xiàn)線性度提升.為適應(yīng)不同強(qiáng)度信號下的工作情況，該LNA 可在LNA 模式和旁路（Bypass）模式間切換.

1 電路設(shè)計(jì)

本文提出的全集成LNA 整體框圖如圖1 所示.整體電路由LNA、偏置電路、單刀雙擲（Single Pole Double Throw，SPDT）收發(fā)開關(guān)及Bypass 支路構(gòu)成.芯片整體通過單刀雙擲開關(guān)選通發(fā)射、接收支路.LNA 接收部分在輸入信號較小時(shí)，通過邏輯控制開關(guān)使電路工作在LNA模式，實(shí)現(xiàn)低噪聲放大功能.在輸入信號較大時(shí)，電路工作在Bypass模式，對信號進(jìn)行旁路衰減，供后級電路處理.

圖1 全集成LNA框圖Fig.1 Block diagram of fully integrated LNA

1.1 開關(guān)設(shè)計(jì)

本文使用的單刀雙擲開關(guān)如圖2 所示.開關(guān)電路結(jié)構(gòu)采用串并聯(lián)結(jié)構(gòu)，導(dǎo)通時(shí)開啟串聯(lián)支路，關(guān)閉并聯(lián)支路，實(shí)現(xiàn)導(dǎo)通低插入損耗；關(guān)斷時(shí)關(guān)閉串聯(lián)支路，導(dǎo)通并聯(lián)支路，實(shí)現(xiàn)關(guān)斷高隔離度.由于發(fā)射、接收支路具有不同的功率容量需求，整體電路設(shè)計(jì)為非對稱結(jié)構(gòu).當(dāng)LNA_EN 為高電平，PA_EN 為低電平時(shí)，射頻開關(guān)選通接收支路，M1管關(guān)斷隔離發(fā)射支路，天線ANT 端口接收信號經(jīng)過M2、M3管從RX 端輸出至LNA主體放大；當(dāng)LNA_EN為低電平，PA_EN為高電平時(shí)，M2、M3關(guān)斷隔離接收支路，PA 發(fā)出的大功率信號由TX端口經(jīng)過M1管從ANT端輸出.

圖2 單刀雙擲開關(guān)原理圖Fig.2 Schematic of single pole double throw switch

1.2 LNA及Bypass設(shè)計(jì)

低噪聲放大器在穩(wěn)定的條件下，主要性能指標(biāo)包含噪聲系數(shù)、增益及線性度，良好的設(shè)計(jì)需要在三者之間權(quán)衡折中，一般噪聲系數(shù)和增益的優(yōu)先級較高［11-12］.本文所設(shè)計(jì)的LNA 放大器部分如圖3 所示，放大器主體由三極管QCE和QCB構(gòu)成器件數(shù)較少的共射共基結(jié)構(gòu)，減少晶體管噪聲貢獻(xiàn)并提高放大器增益.采用高Q值的金絲鍵合線電感LS組成發(fā)射極電感反饋結(jié)構(gòu)保持放大器良好的穩(wěn)定性，并參與輸入阻抗實(shí)部匹配.

圖3 低噪聲放大器原理圖Fig.3 Schematic of the proposed dual-mode low noise amplifier

考慮三極管在電流密度一定的條件下，其最小噪聲系數(shù)將獨(dú)立于晶體管大小.并且，共射共基極放大器的線性度與集電極工作電流IC正相關(guān).因此，在功耗范圍內(nèi)采用大尺寸、低電流密度的三極管實(shí)現(xiàn)噪聲與線性度的折中設(shè)計(jì).盡管這將導(dǎo)致輸入阻抗的實(shí)部低于50 Ω，使輸入匹配復(fù)雜化，但采用額外的并聯(lián)電容反饋CF和L1、C1構(gòu)成的L 型匹配網(wǎng)絡(luò)仍可以實(shí)現(xiàn)輸入端噪聲與增益的同時(shí)匹配.

具體如圖4 所示，ZS為50 Ω 射頻端口阻抗經(jīng)過射頻開關(guān)接收支路后在RX 端口體現(xiàn)的阻抗值.將L1、C1構(gòu)成的L型匹配網(wǎng)絡(luò)輸入阻抗設(shè)計(jì)為射頻開關(guān)輸出阻抗ZS的共軛以實(shí)現(xiàn)最佳輸入匹配，輸出阻抗設(shè)計(jì)為共射共基放大器的最優(yōu)信號源阻抗實(shí)現(xiàn)噪聲匹配.并聯(lián)反饋電容CF將由負(fù)載電感LD與電容C3、C4、C5構(gòu)成的T型匹配網(wǎng)絡(luò)共同組成的輸出負(fù)載阻抗ZL引入輸入端匹配，因此可以通過調(diào)整CF、ZL來使看向晶體管的輸入阻抗ZT等于最佳噪源阻抗的共軛來實(shí)現(xiàn)增益匹配.由于引入的ZL不在輸入端，不會(huì)對先前噪聲匹配產(chǎn)生明顯影響，至此，也就實(shí)現(xiàn)了晶體管輸入阻抗不為50 Ω 時(shí)的輸入端噪聲與增益的同時(shí)匹配.且反饋電容CF的引入使得反饋增強(qiáng)，穩(wěn)定性提高，可以減小對LS尺寸的需求，進(jìn)一步優(yōu)化噪聲.

圖4 輸入匹配原理圖Fig.4 Schematic of the input matching network

結(jié)合圖3、圖4，可以推導(dǎo)出具體的輸入阻抗為：

其中，C1、L1分別為L 型輸入匹配的電容、電感，ZL為負(fù)載電感LD與電容C3、C4、C5構(gòu)成的T 型匹配網(wǎng)絡(luò)共同組成的輸出負(fù)載阻抗，CF為并聯(lián)反饋電容，rBB為三極管小信號模型中的基極電阻，LS為發(fā)射極反饋電感，gm為三極管跨導(dǎo)，CBE為三極管基極與發(fā)射極間寄生電容.

當(dāng)接收機(jī)接近信號源時(shí)，會(huì)接收到較大功率的信號，此時(shí)需要Bypass功能對大功率信號進(jìn)行旁路，避免信號超出接收電路動(dòng)態(tài)范圍，保護(hù)低噪聲放大器不被損壞.當(dāng)工作在Bypass 模式時(shí)，開關(guān)S1、S2、S3、S4斷開，切斷LNA 通路.開關(guān)S5、S6打開，借由S5、S6開關(guān)的導(dǎo)通電阻與電阻R2和電容C7所在的支路一同構(gòu)成T 型衰減結(jié)構(gòu)，并可以通過電容C6、C8分別調(diào)節(jié)Bypass 模式下的輸入、輸出匹配特性，通過電容C7調(diào)整帶內(nèi)衰減平坦度，實(shí)現(xiàn)Bypass 模式的信號衰減功能.

1.3 線性度提升偏置電路設(shè)計(jì)

偏置電路為晶體管提供合適的靜態(tài)工作點(diǎn).傳統(tǒng)的有源偏置電路常采用電流鏡結(jié)構(gòu)，如圖5所示.

圖5 傳統(tǒng)電流鏡有源偏置電路原理圖Fig.5 Schematic of traditional active bias circuit using current mirror

晶體管集電極電流IC與基極-發(fā)射極之間電壓VBE的關(guān)系可寫為：

式中：VT為熱電壓；IS為飽和電流.

上式得出，當(dāng)圖5 中晶體管Q2與Q3具有相同VBE時(shí)，電流鏡左右兩邊必然流過相同的電流.這就是電流鏡的工作原理.假設(shè)LNA共射管QCE疊加射頻信號后，式（5）可改寫為如式（6）所示，其中VRF為輸入射頻信號幅度.經(jīng)過泰勒展開后可得式（7）.

由上式可以得出，射頻信號的輸入會(huì)給集電極電流IC引入額外的直流分量，且隨著輸入射頻信號增大，IC的直流部分將迅速升高.這意味著，隨著輸入射頻信號增大，升高的IC將使得基極電流幾乎同步升高，在鎮(zhèn)流電阻上產(chǎn)生更大的壓降，迫使共射管QCE直流偏置電壓降低，晶體管跨導(dǎo)下降，進(jìn)而帶來放大器增益的下降，使得放大器的1 dB 壓縮點(diǎn)提前到來，影響LNA線性度表現(xiàn).

因此，為提高LNA 的線性度，本文采用如圖6 所示的動(dòng)態(tài)偏置電路對LNA 進(jìn)行偏置.IBias采用基準(zhǔn)模塊產(chǎn)生的恒定電流.將原本的鎮(zhèn)流電阻R拆分為電阻R2、R3，則QCE基極電流增大在R3上產(chǎn)生的額外壓降僅會(huì)使得Q2各極電位同步抬升，避免了上述傳統(tǒng)結(jié)構(gòu)中鎮(zhèn)流電阻對LNA 線性度的影響.當(dāng)LNA 工作在小信號情況時(shí)，該偏置電路為放大器晶體管提供穩(wěn)定偏置.而當(dāng)輸入射頻信號增大，使得LNA共射管QCE基極電壓出現(xiàn)下降時(shí)，Q1基極電壓將隨之降低.同時(shí)，泄露的射頻電流經(jīng)C1流入R1，抬升Q1發(fā)射極電壓，使得Q1集電極電流減小.此時(shí)，IBias中將有更多電流成為Q2的基極電流，并經(jīng)過Q2的電流放大作用，產(chǎn)生更多電流流入QCE基極.最終，額外電流的注入將提高QCE偏置電壓，延緩QCE跨導(dǎo)下降導(dǎo)致的放大器增益下降，實(shí)現(xiàn)動(dòng)態(tài)偏置效果，提高LNA線性度.

圖6 動(dòng)態(tài)偏置電路原理圖Fig.6 Schematic of dynamic bias circuit

仿真得到在使用上述兩種偏置電路時(shí)，QCE晶體管基極-發(fā)射極電壓VBE隨輸入功率變化的關(guān)系如圖7 所示.從圖7 可對比得出，使用傳統(tǒng)電流鏡偏置的晶體管VBE在輸入功率高于-10 dBm 后出現(xiàn)快速下降，并在輸入功率達(dá)到+5 dBm 時(shí)，已下降約200 mV.而同等條件下，采用動(dòng)態(tài)偏置電路結(jié)構(gòu)進(jìn)行偏置的晶體管VBE僅下降10 mV.以上結(jié)果表明，動(dòng)態(tài)偏置電路可以更好地穩(wěn)定放大器的靜態(tài)工作點(diǎn)，減弱輸入功率升高時(shí)，晶體管跨導(dǎo)變化導(dǎo)致的增益下降，改善電路的線性度.

圖7 電路使用傳統(tǒng)電流鏡偏置與動(dòng)態(tài)偏置的VBE隨輸入功率變化Fig.7 VBE versus input power for circuit using conventional current mirror bias and dynamic bias

2 仿真及測試結(jié)果對比分析

本節(jié)介紹芯片的仿真與測試結(jié)果.芯片的顯微鏡照片如圖8所示.芯片面積為1.23 mm×0.91 mm.測試時(shí)，芯片的所有pad均由金絲鍵合線連接至片外測試板.測試板照片如圖9 所示.測試板使用4350板材.

圖8 芯片顯微鏡照片F(xiàn)ig.8 Microscope photo of the chip

圖9 測試板照片F(xiàn)ig.9 Photo of the test board

S參數(shù)的仿真與測試結(jié)果對比如圖10 所示.仿真結(jié)果表明，在2.4～2.5 GHz 內(nèi)，LNA 的S21為15.1～15.5 dB，S11＜-20 dB，S22＜-13.8 dB.測試結(jié)果表明，在相應(yīng)頻帶內(nèi)，S21為14.6～15.2 dB，S11＜-18 dB，S22＜-9.8 dB.S參數(shù)的測試結(jié)果與仿真結(jié)果一致性較高.

圖10 S參數(shù)仿真與測試結(jié)果Fig.10 Simulation and test results of S-parameters

噪聲系數(shù)的仿真與測試結(jié)果對比如圖11 所示.在2.4～2.5 GHz 內(nèi)，仿真噪聲系數(shù)＜1.85 dB，實(shí)測噪聲系數(shù)在1.9～2.06 dB 內(nèi).噪聲系數(shù)的仿真與實(shí)測結(jié)果相差接近0.2 dB，主要為測試板射頻走線及接頭損耗所致，可以認(rèn)為仿真與測試結(jié)果一致.

圖11 噪聲系數(shù)仿真與測試結(jié)果Fig.11 Simulation and test results of noise figure

圖12及圖13展示了LNA線性度測試結(jié)果.測試結(jié)果表明，該LNA 在中心頻點(diǎn)2.45 GHz 處輸入1 dB壓縮點(diǎn)接近-2.7 dBm，其輸入三階交調(diào)點(diǎn)超過+12 dBm.LNA實(shí)現(xiàn)了較優(yōu)的線性度表現(xiàn).

圖13 輸入三階交調(diào)點(diǎn)測試結(jié)果Fig.13 Test results of input-referred third-order intercept point

表1 展示了本設(shè)計(jì)與近年其他低噪聲放大器的性能比較結(jié)果.從對比結(jié)果可以看出，本文所設(shè)計(jì)的低噪聲放大器各項(xiàng)性能指標(biāo)較為均衡，增益較高，噪聲系數(shù)相對較小，且本設(shè)計(jì)的輸入三階交調(diào)點(diǎn)指標(biāo)較為突出，該低噪聲放大器具有較為優(yōu)秀的線性度水平.

表1 低噪聲放大器性能總結(jié)Tab.1 Summary of the low noise amplifier performance

3 結(jié)論

本文提出了一款基于SiGe工藝的高線性度低噪聲放大器.設(shè)計(jì)采用電容反饋結(jié)構(gòu)和L 型輸入匹配實(shí)現(xiàn)放大器增益與噪聲的同時(shí)匹配優(yōu)化，并采用改進(jìn)的動(dòng)態(tài)偏置電路提升LNA 的線性度表現(xiàn).實(shí)測結(jié)果表明，在2.4～2.5 GHz 的工作頻帶內(nèi)，電路增益為14.6～15.2 dB，噪聲系數(shù)在2.1 dB 以內(nèi)，輸入輸出匹配良好，且整體仿真結(jié)果與加工實(shí)測結(jié)果表現(xiàn)出較好的一致性.線性度測試結(jié)果表明該LNA 在中心頻點(diǎn)2.45 GHz 處輸入1 dB 壓縮點(diǎn)接近-2.7 dBm，電路輸入三階交調(diào)點(diǎn)達(dá)到了+12 dBm，所設(shè)計(jì)的低噪聲放大器具有較高的線性度.