基于DBF多波束探測雷達(dá)數(shù)字信號處理系統(tǒng)的設(shè)計與實現(xiàn)

孫靖舒

摘要：該文將提出一種基于DBF多波束探測雷達(dá)數(shù)字信號處理系統(tǒng)總體設(shè)計方案，并以此為基礎(chǔ)，完成系統(tǒng)硬件部分設(shè)計以及FPGA實現(xiàn)方案，以期能夠為相關(guān)業(yè)內(nèi)人士提供理論參考。

關(guān)鍵詞：數(shù)字陣列雷達(dá);DBF;數(shù)字信號處理系統(tǒng);設(shè)計與實現(xiàn)

中圖分類號：TP311 ? ? ? ?文獻(xiàn)標(biāo)識碼：A

文章編號：1009-3044（2020）17-0083-02

在現(xiàn)代信息戰(zhàn)爭中，雷達(dá)已經(jīng)成為不可或缺的重要裝備組成，然而在目標(biāo)環(huán)境和電磁環(huán)境日益復(fù)雜的情況下，雷達(dá)的精準(zhǔn)性難以避免的會受到一定的干擾。為此，本文將會基于DBF（素質(zhì)波束形成技術(shù)），設(shè)計出一種多波束探測雷達(dá)數(shù)字信號處理系統(tǒng)，有效地提高雷達(dá)數(shù)字信號處理系統(tǒng)的整體性能，進(jìn)而提高雷達(dá)的精準(zhǔn)性和實際探測效果。

1 數(shù)字信號處理系統(tǒng)的總體設(shè)計方案

本文所設(shè)計的數(shù)字信號處理系統(tǒng)，將會在雷達(dá)天線接收到回波信號后，通過分別采樣轉(zhuǎn)換的方式，將多路回波信號實時轉(zhuǎn)換為數(shù)字模擬信號，并分別對數(shù)字信號進(jìn)行采樣工作，該工作流程則會由數(shù)字信號處理系統(tǒng)中的ADC芯片來完成。在完成數(shù)字信號的采樣后，采樣中的數(shù)字中頻信號會通過FPGA模塊中所包含的數(shù)字正交解調(diào)、幅相校準(zhǔn)、數(shù)字波束形成、脈沖壓縮算法以及MTD算法等一系列功能環(huán)節(jié)的處理后，完成數(shù)字輸出。之后FPGA還會就輸出得到的信號通過SRIO高速接口傳遞到DSP模塊中，通過DSP模塊對已經(jīng)完成初步處理的數(shù)據(jù)進(jìn)行再一次的分析計算，最終通過CPLD模塊實現(xiàn)對數(shù)字信號處理系統(tǒng)的有效控制，實現(xiàn)對雷達(dá)測角功能的有效調(diào)試，并控制雷達(dá)的實際數(shù)據(jù)信號收發(fā)時序、碼元產(chǎn)生時序等內(nèi)容，從而有效提高雷達(dá)的探測精準(zhǔn)性和實際探測效果[1]。

2 硬件設(shè)計方案

2.1 硬件總體設(shè)計方案

結(jié)合本設(shè)計系統(tǒng)的總體設(shè)計方案內(nèi)容，本文所設(shè)計的數(shù)字信號處理系統(tǒng)設(shè)計中的硬件設(shè)計部分如圖1所示。在實際系統(tǒng)運行過程中，系統(tǒng)的硬件部分將會通過ADC芯片來對多路天線回波信號進(jìn)行信號轉(zhuǎn)換和中頻采樣工作，之后信號將會被傳遞給FPGA模塊，并通過FPGA模塊進(jìn)行數(shù)字信號的處理，再將信號傳遞給DSP系統(tǒng)進(jìn)行重復(fù)處理，并且在整個信號轉(zhuǎn)換和處理過程中，系統(tǒng)將會通過CPLD模塊進(jìn)行控制，完成信號采集處理的整個流程[2]。

2.2 ADC模塊的硬件設(shè)計

在整個數(shù)字信號處理系統(tǒng)中，ADC模塊作為系統(tǒng)運行的起始環(huán)節(jié)，其實際運行效果將會直接影響到雷達(dá)后續(xù)環(huán)境中的整體使用水平。因此，在進(jìn)行ADC模塊的硬件設(shè)計的時候，應(yīng)盡可能選擇那些性能比較高的ADC芯片作為ADC模塊的核心部分。但隨著ADC芯片轉(zhuǎn)換位數(shù)的不斷增多，其轉(zhuǎn)換靈敏度雖然會有所提升，多路回波信號轉(zhuǎn)換為數(shù)值模擬信號的效果越好，但與此同時，ADC芯片的實際價格也將會同比上升，在對本系統(tǒng)的實際功能需求以及ADC芯片的性能以及價格等方面內(nèi)容進(jìn)行綜合考慮后，本設(shè)計最終選擇了TI公司的ADS4449芯片作為ADC芯片。

該芯片可以同時實現(xiàn)四通道采樣處理工作，再加上其最大采樣速率為250MSPS，促使其可以極大地提高回波信號轉(zhuǎn)換及采樣的實際速率，節(jié)省信號處理時間。另外，該芯片的單個實際大小僅為10.00 mm x10.00 mm，比雙通道 ADC 縮小了 38%，有效地節(jié)約了PCB的設(shè)計空間，提高了設(shè)計成功率。除此之外，該芯片還有著功耗低，性能強(qiáng)，能夠?qū)崿F(xiàn)高輸出SNR及SFDR等特點，再加上其所擁有的諸多數(shù)字特征和操作模式，將可以極大地提高本設(shè)計的成功概率。

2.3 FPGA模塊硬件設(shè)計

在本數(shù)字信號處理系統(tǒng)設(shè)計中，F(xiàn)PGA模塊將會負(fù)責(zé)所有的信號算法處理工作，因此若是FPGA模塊硬件設(shè)計效果得不到保障，那么勢必會影響到后續(xù)數(shù)字信號處理的實際效果。為此，在進(jìn)行FPGA模塊的實際設(shè)計過程中，在進(jìn)行多方面綜合考慮以后，最終選擇了Xilinx公司的XC7VX690TFFG1157 FPGA芯片。

該芯片是Xilinx公司在近些年來所推出的Virtex-7系列中的一款，相比較Virtex-6系列的FPGA芯片來說，該芯片的總體性能至少提高了近一倍，而在能耗方面卻只有Virtex-6系列中FPGA芯片的一半。其次，在信號處理方面，該芯片相對于Virtex-6系列的芯片來說提高了約1.8倍，I/O帶寬和存儲器帶寬也分別提升了1.6倍和2倍，使該芯片上所集成的高速儲存器帶寬達(dá)到2133Mbps。最后，該芯片還使用了Xilinx公司首創(chuàng)的SSI（堆疊硅片互聯(lián)）技術(shù)，從而讓該芯片的性能超越了當(dāng)時摩爾定律中所規(guī)定的性能。也正是因為該芯片集成了諸多的高新技術(shù)，所以使其不僅能夠完美滿足本數(shù)字信號處理系統(tǒng)對于FPGA模塊性能的實際需求，提高系統(tǒng)性能的作用。

2.4 CPLD模塊硬件設(shè)計

CPLD模塊是本系統(tǒng)設(shè)計中的控制部分，負(fù)責(zé)對ADC模塊采樣配置，雷達(dá)的收發(fā)時序控制、碼元的產(chǎn)生控制以及傳輸時序控制等多方面控制功能。對于本系統(tǒng)設(shè)計來說，只要CPLD模塊能夠滿足以上功能便可，不需要其有著過高的資源要求，所以在進(jìn)行CPLD模塊硬件選擇的時候，最終選擇了Xilinx公司的XC3S400AN芯片作為本系統(tǒng)設(shè)計中CPLD模塊的核心組成。

該芯片歸屬于Xilinx公司所出售的Spartan-2AN系列，而該芯片有著Spartan-2AN系列芯片的所有特性，其不僅實現(xiàn)了對SRAM技術(shù)的進(jìn)一步融合，還將FLASH中高可靠性和非易失性也有效的集成到了該芯片之中，并且為保障芯片的集成效果，還專門針對系統(tǒng)集成功能進(jìn)行了高安全性和非易失性等應(yīng)用優(yōu)化效果。也正是如此，使得該芯片的使用范圍較為靈活，并且還有著使用成本低，使用安全性高等特點。除此以外，由于該芯片內(nèi)部還融合了高容量FLASH技術(shù)，所以對于外部存儲器的要求比較低，可以進(jìn)一步降低設(shè)計成本，增加設(shè)計靈活性，提高設(shè)計成功率[3]。

3 基于DBF多波束探測雷達(dá)信號處理算法的FPGA實現(xiàn)

正如上文所述，在本系統(tǒng)中，F(xiàn)PGA模塊會實時接收ADC模塊所傳遞的轉(zhuǎn)換采樣后的中頻率數(shù)字信號，F(xiàn)PGA模塊在接收到信號以后，需要通過多種算法對信號進(jìn)行分析處理，然后將處理結(jié)果進(jìn)行輸出。在此過程中，需要有CPLD模塊配合FPGA模塊共同實現(xiàn)這一數(shù)字信號處理流程。

由于本系統(tǒng)中FPGA模塊需要實現(xiàn)的算法功能比較多，因此整個FPGA模塊的實際算法實現(xiàn)難度相對較大，為能夠提高設(shè)計成功率，本文將會對于FPGA模塊和CPLD模塊的算法實現(xiàn)將會采用模塊化設(shè)計方法。具體來說就是將FPGA模塊和CPLD模塊分解成為更多的小模塊進(jìn)行逐一設(shè)計實現(xiàn)，并且為能夠整個系統(tǒng)的后續(xù)使用效果，還需要在設(shè)計時，充分考慮到各模塊之間的關(guān)聯(lián)性，并預(yù)先留下相應(yīng)的接口。在完成模塊設(shè)計后，再將所有小模塊進(jìn)行串聯(lián)，形成本文中所需的FPGA模塊和CPLD模塊。

CPLD模塊可以細(xì)化成為ADS4449配置模塊和二相編碼收發(fā)模塊兩個小模塊，每個小模塊的功能如下：

1）ADS4449配置模塊：在系統(tǒng)運行過程中，為ADS4449芯片提供工作模式配置，確保ADC模塊能夠正常運作。

2）二相編碼收發(fā)模塊：產(chǎn)生二相編碼信號，并將信號傳遞給信號發(fā)射機(jī)和FPGA模塊，F(xiàn)PGA模塊中的內(nèi)部脈沖壓縮算法模塊會對該信號進(jìn)行分析處理。

FPGA模塊可以細(xì)化成為ADC數(shù)據(jù)采集模塊、數(shù)字正交解調(diào)模塊、幅相校準(zhǔn)模塊、數(shù)字波束形成模塊、脈沖壓縮算法模塊、MTD算法模塊以及接口通信模塊7個小模塊。各模塊的具體功能如下：

1）ADC數(shù)據(jù)采集模塊：該模塊在系統(tǒng)運作過程中會同ADS4449配置模塊相互配合，從而對ADC芯片所傳遞的數(shù)據(jù)信息進(jìn)行初步解析。

2）數(shù)字正交解調(diào)模塊：該模塊可以通過數(shù)字正交解調(diào)算法，將接收到的多路中頻信號進(jìn)行轉(zhuǎn)換解析。

3）幅相校準(zhǔn)模塊：對多路回波信號進(jìn)行幅相校準(zhǔn)，從而確保所有回波信號的間幅保持一致，方便后續(xù)模塊對于數(shù)字信號的處理，降低數(shù)字信號處理難度。

4）數(shù)字波束形成模塊：該模塊可以通過數(shù)字波束形成算法，將多路回波信號進(jìn)行有效集束處理，進(jìn)一步降低數(shù)字信號處理的難度。

5）脈沖壓縮算法模塊：該模塊可以通過脈沖壓縮算法，對CPLD模塊所傳遞的二相編碼信號進(jìn)行脈沖壓縮，有效提高雷達(dá)距離分辨效果。

6）MTD算法模塊：該模塊可以通過MTD算法，對數(shù)字信號進(jìn)行動目標(biāo)檢測，在檢測出數(shù)字信號中含有動目標(biāo)以后，那么該模塊便會對目標(biāo)的速度進(jìn)行即時計算，并根據(jù)目標(biāo)所在的波束完成實際測角工作[4]。

4 結(jié)束語

基于DBF多波束的探測雷達(dá)是現(xiàn)代雷達(dá)的一個重要研究方向，為能夠有效提高雷達(dá)的探測效果，本文設(shè)計了一款雷達(dá)數(shù)字信號處理系統(tǒng)，并為其實現(xiàn)提供了相應(yīng)的實現(xiàn)思路。但在研究過程中，由于本人的知識及經(jīng)驗的限制，本系統(tǒng)設(shè)計在完成以后仍舊存在著諸如靈敏度不足、資源占有率比較高等問題，該些問題還需要在后續(xù)研究中進(jìn)行解決。

參考文獻(xiàn)：

[1] 趙延棟. 基于線性功放的數(shù)字陣列雷達(dá)多波束形成技術(shù)研究[D]. 成都： 電子科技大學(xué)， 2016.

[2] 臧九龍. 數(shù)字陣列雷達(dá)DBF處理器的設(shè)計與系統(tǒng)測試[D]. 南京： 南京理工大學(xué)， 2014.

[3] 楊成，楊康，董琎琎，等.基于FPGA多波束成像的聲納系統(tǒng)設(shè)計[J].單片機(jī)與嵌入式系統(tǒng)應(yīng)用，2014，14（3）：16-19.

[4] 李杰濤，陳國際，李偉，等.DBF同時多波束測角方法研究及工程實現(xiàn)[J].火控雷達(dá)技術(shù)，2013，42（2）：19-22.

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