基于AD9852頻率信號源設計

陸玉兵

（中國電子科技集團公司第四十一研究所，安徽 蚌埠 233010）

一、引 言

AD9852是近年推出的高速芯片，其時鐘頻率為300MHz，并帶有兩個12位高速正交D/A轉換器、兩個48位可編程頻率寄存器、兩個14位可編程相位移位寄存器、12位幅度調制器和可編程的波形開關鍵功能，并有單路FSK和BPSK數(shù)據(jù)接口，易產(chǎn)生單路線性或非線性調頻信號。當采用標準時鐘源時，AD9852可產(chǎn)生高穩(wěn)定的頻率、相位、幅度可編程的正、余弦輸出，可用作捷變頻本地振蕩器和各種波形產(chǎn)生器。AD9852提供了48位的頻率分辨率，相位量化到14位，保證了極高頻率分辨率，相位分辨率，極好的動態(tài)性能。其頻率轉換速度可達每秒100X106個頻率點。在高速時鐘產(chǎn)生器應用中，可采用外接300MHz時鐘或外接低頻時鐘倍頻兩種方式，給電路板帶來了極大的方便，同時也避免了采用高頻時鐘帶來的問題。在AD9852芯片內部時鐘輸入端4至20倍可編程參考時鐘鎖相倍頻電路，外部只需輸入低頻參考時鐘60MHZ,通過AD9852芯片內部的倍頻即可獲得300MHz內部時鐘。

二、頻率合成器整體設計原理

信號源整體設計的原理框圖如圖1所示，鎖相環(huán)(PLL)由輸入?yún)⒖碱l率、鑒頻鑒相器、低通濾波器、壓控振蕩器、分頻器、數(shù)字頻率合成器、微控制器及存儲器構成，是整個信號源設計的關鍵部分，其設計的好壞直接影響了輸出信號的指標，鑒頻鑒相器將參考頻率信號與DDS輸出的頻率信號進行鑒頻鑒相，輸出相位固定的信號經(jīng)低通濾波器濾除高頻分量去控制壓控振蕩器，使壓控振蕩器的輸出鎖定在設計的頻率上，在這里DDS采用微控制器對其進行串行接口控制，DDS所需的頻率控制字及環(huán)路參考電壓存儲在EEPROM里，存儲器與微控制器采用SPI總線進行通信，VCO輸出信號經(jīng)功率放大器進行放大。

圖1 信號源設計原理框圖

(一)低通濾波器（LPF）設計

本文鎖相環(huán)設計基于鑒頻鑒相器HMC439，其兩路輸出分別為正脈沖與負脈沖，再加之VCO調諧電壓較高，故采用有源差分環(huán)路濾波器。環(huán)路濾波器設計是鎖相環(huán)設計中影響整體性能的關鍵環(huán)節(jié)，其階數(shù)、環(huán)路帶寬與相位裕度是重要參數(shù)，為使系統(tǒng)穩(wěn)定，一般要求環(huán)路相位裕度達到45度以上，常用有源環(huán)路濾波器的結構上下對稱，本文采用三階有源濾波器的設計，在前端增加了一組RC低通濾波器，可以減少不適合作為運算放大器輸入的高頻信號，有利于防止混入噪聲，增加對雜散的抑制，其電路圖如圖2所示。其中R1=R2=R3=R4，R5=R6，C1=C2，C3=C4。

圖2 三階有源環(huán)路濾波器

計算得到三階有源環(huán)路濾波器的傳遞函數(shù)為：

將式(1)代入鎖相環(huán)可計算開環(huán)增益為：

由式(2)可得出開環(huán)增益的相位裕度，令其為Φ(s)。開環(huán)增益幅值在環(huán)路帶寬ωc處滿足|G(s)|s= jωc= 1，相位裕度在環(huán)路帶寬ωc處倒數(shù)為0，即Φ(s)′s = jωc= 0，且Φ(s)在s=jωc處應是45度以上的值，聯(lián)立對應關系式可計算出濾波器中各時間常數(shù)與各元器件值，該計算過程較復雜，這里只給出了求解方法，一般我們在設計濾波器時不會進行如此的計算，而是使用濾波器仿真工具進行仿真運算，一些PLL IC供應商也會提供相應的軟件給用戶使用，如ADI的ADIsimPLL、安捷倫公司的ADS工具，這樣大大節(jié)省了設計時間，并為我們設計濾波器時指明了方向。

（二）數(shù)字頻率合成器（DDS）控制電路設計

DDS采用ADI公司的AD9852芯片，內置高達300MHz的內部時鐘，2個48位的可編程頻率字寄存器，具有10MHz兩線或三線SPI兼容串行或100MHz并行8位編程接口，能工作在單音、FSK、斜升FSK、Chirp、BPSK五種工作模式，根據(jù)設計要求本AD9852工作在FSK雙頻點模式，頻率切換速率為100kHz，采用三線SPI串行通信，AD9852控制電路原理框圖如圖3所示。

圖3 DDS控制電路原理框圖

參考時鐘（F1）來自VCO經(jīng)32分頻的信號提供，為了提高抗干擾性，參考時鐘采用差分時鐘模式供給，最終頻率輸出信號（Fout）供給鑒頻鑒相器。AD9852的串口與大多數(shù)同步傳輸格式串口兼容（包括Motorola 6905/11 SPI及Intel 8051 SSR協(xié)議），將其設為單引腳I/O(SDIO)，即輸入/輸出信號共用一根線，通信周期如圖4所示。

圖4 采用SDIO作為輸入輸出線的通信周期

AD9852的串行通信周期分為指令階段和通信階段。指令階段對應于系統(tǒng)時鐘的前8個上升沿，對應的指令字包含以下信息：

?

R/W位決定了指令字后的操作是讀出或是寫入，高電平為讀出，低電平為寫入，6、5、4位與操作無關，低4位指示了操作串行寄存器地址。串行寄存器的地址信息同時包含了與該指令字所在指令階段對應的通信階段的傳送字節(jié)數(shù)。表1列出了部分串行寄存器地址以及與之對應的傳送的字節(jié)數(shù)。

表1 寄存器地址對應的傳送字節(jié)數(shù)

當完成了通信周期后，AD9852的串口控制器認為接下來的8個系統(tǒng)時鐘的上升沿對應的是下一個通信周期的指令字，當IORESET引腳出現(xiàn)一個高電平，將會終止當前的通信周期，當引腳狀態(tài)回到低電平，串口控制器認為接下來的8個系統(tǒng)時鐘的上升沿對應的是下一個通信周期的指令字，這點對保持通信的同步十分有益。所有輸入AD9852的數(shù)據(jù)在時鐘的上升沿寫入，在下降沿讀出，首先將寫入的數(shù)據(jù)保存到緩沖器，只有外部更新信號來時這些數(shù)據(jù)才會被寫入相應的寄存器，這時才能按要求完成相應的功能。本設計中微控制器選用PIC單片機，通過對其通用的IO口編程，實現(xiàn)對AD9852的串行控制，其通信時序如圖5所示。

圖5 串行通信時序

AD9852在FSK模式下控制的時序圖如圖6所示，從圖中可以看出在頻率切換信號的高低電平對應高低頻率控制字，從而按順序以切換頻率信號的速率輸出高低頻率信號F1和F2。

圖6 FSK模式控制時序圖

按照上述方法設計的頻率信號源輸出波形如圖7所示：

圖7 頻率信號源波形

三、結語

本文介紹了一種基于AD9852頻率信號源設計方法，從實驗可以看出，AD9852頻率合成器設計方法提高了系統(tǒng)控制的穩(wěn)定性和可靠性,降低了成本。