扇出型晶圓級封裝技術(shù)及其在移動設(shè)備中的應(yīng)用

郭昌宏，李習(xí)周

(天水華天科技股份有限公司，甘肅 天水 741000)

扇出型晶圓級封裝即Fan Out WLP或FOWLP（英文全稱為Fan-out Wafer Level Packaging），其采用拉線出來的方式，成本相對便宜，F(xiàn)OWLP可以讓多種不同裸晶，做成像WLP制程一般埋進(jìn)去，等于減一層封裝，假設(shè)放置多顆裸晶，等于省了多層封裝，有助于降低成本。此時唯一影響IC成本的因素就是裸晶的大小。

對于目前和下一代移動的設(shè)備，需要超薄和高密度封裝技術(shù)的支持。扇入封裝類型被稱為晶圓片級芯片規(guī)模封裝（Wafer Level Chip Scale Packaging，簡稱WLCSP)，即晶圓級芯片封裝方式，以前一直是智能手機(jī)的首選技術(shù)，該封裝提供相對較小的外形尺寸和占地面積。但不足之處是WLCSP往往只有有限的I/O數(shù)量（約200根），而且最小封裝尺寸為0.6 mm。在處理音調(diào)縮小時，CSP由于可用于I/O布局的區(qū)域僅限于裸片，所以面臨表面處理挑戰(zhàn)。然而，扇出封裝作為該技術(shù)沒有這種限制，允許將I/O重新分配到芯片表面以外的模具上反過來支持更薄的封裝到0.4 mm[1，2]。

1 FOWLP技術(shù)簡介

晶圓級封裝可分為扇入型和扇出型，如果封裝后的芯片尺寸和產(chǎn)品尺寸在二維平面上是一樣大，芯片有足夠的面積把所有的I/O接口都放進(jìn)去，就采用扇入型。如果芯片的尺寸不足以放下所有I/O接口時，就需要扇出型，當(dāng)然一般的扇出型在面積擴(kuò)展的同時也加了有源和/或無源器件以形成SiP。

1.1 FOWLP發(fā)展的促進(jìn)因素

輕、薄、短、小已經(jīng)成為電子消費(fèi)品的發(fā)展方向，這樣既能省掉材料及工序，又能減少元器件尺寸的晶圓級封裝工藝步驟。隨著技術(shù)變得越來越先進(jìn)和創(chuàng)新，智能手機(jī)越來越薄，并且采用更大、更高清晰度的顯示器，同時提供更高速度的連接和更好的整體功效。所有這一切只是為了滿足我們對更快、更高科技設(shè)備的永不停止的需求，并具有最長的電池壽命。先進(jìn)的封裝技術(shù)，特別是FOWLP，使制造商能夠通過使用封裝創(chuàng)新克服關(guān)鍵的處理難題來實(shí)現(xiàn)這些功能。

1.2 FOWLP工藝流程

FOWLP的工藝步驟主要有晶圓的制備及切割、制模等，其工藝流程如圖1所示。

圖1 FOWLP工藝流程圖

1.3 FOWLP技術(shù)特點(diǎn)

從技術(shù)特點(diǎn)上看，WLP主要分為扇入型（Fan-in）和扇出型（Fan-out）兩種。傳統(tǒng)的WLP封裝多采Fan-in型，應(yīng)用于引腳數(shù)量較少的IC。但伴隨IC信號輸出引腳數(shù)目增加，對焊球間距（Ball Pitch）的要求趨于嚴(yán)格，加上印刷電路板（PCB）結(jié)構(gòu)對于IC封裝后尺寸以及信號輸出引腳位置的調(diào)整需求，扇出型封裝方式應(yīng)運(yùn)而生。扇出型封裝采取拉線出來的方式，可以讓多種不同裸晶，做成像WLP工藝一般埋進(jìn)去，等于減一層封裝，假設(shè)放置多顆裸晶，等于省了多層封裝，從而減小了封裝尺寸和降低了成本。FOWLP技術(shù)完成凸塊后，不需要使用封裝基板便可直接焊接在印刷電路板上。

比倒裝芯片球柵陣列（FC-BGA）封裝，F(xiàn)OWLP技術(shù)優(yōu)勢非常明顯。對于無源器件如電感、電容等，F(xiàn)OWLP技術(shù)在塑封成型時襯底損耗更低，電氣性能更優(yōu)秀，外形尺寸更小，帶來的好處就是散熱性能更佳，在相同的功率分配下工作溫度更低，或者說相同的溫度分布時FOWLP的電路運(yùn)行速度更快。

在FOWLP技術(shù)中，銅互連形成在鋁PAD上，應(yīng)用于扇出型區(qū)域以制造出高性能的無源器件如電感和電容。與直接封裝在襯底的片式（On-chip）電感器相比，厚銅線路的寄生電阻更小，襯底與塑封料間的電容更小，襯底損耗更少。以3.3 nH的電感為例，65 nm的CMOS采用On-chip封裝方式其品質(zhì)因子Q為12，而FOWLP則可達(dá)到高峰值42。電感與塑封料越接近損耗因子越小，Q值越高。當(dāng)然，如果電感直接與塑封料接觸性能最佳。

FOWLP封裝方式中“消失的”的基板層減小了整體尺寸，切斷了芯片通往基板的熱流通路徑。總體來講，F(xiàn)OWLP的熱電阻比傳統(tǒng)多芯片組件（MCM）低約14%。（前者為28℃/W，后者為32.5℃/W），從而帶來最大9℃的溫度差異。

2 FOWLP在移動設(shè)備中的應(yīng)用

移動設(shè)備，尤其是智能手機(jī)在我們的日常生活中無處不在。它不再被認(rèn)為是手機(jī)，而是可攜帶的個人電腦。據(jù)報道，將近80%的智能手機(jī)用戶平均全天花費(fèi)132 min的時間進(jìn)行通信。支持如此高水平的活動，智能手機(jī)必須提供最佳的性能。

2.1 可靠性

對于微處理器，最佳性能表現(xiàn)為優(yōu)化的可靠性，包括熱性能和電氣性能。產(chǎn)品或組件的可靠性性能最終決定了設(shè)備的使用壽命，以及它能夠在一段時間內(nèi)快速，并一致地同時執(zhí)行多項任務(wù)。因此，任何封裝的一個關(guān)鍵指標(biāo)就是電氣性能。如果將多個芯片嵌入單個FOWLP中，與其他封裝技術(shù)相比，整個電氣路徑更短，從而實(shí)現(xiàn)更快的信號傳輸。

此外，可以實(shí)現(xiàn)更多與印刷電路板（Printed Circuit Board，PCB）的物理連接更好的熱流，這對熱性能至關(guān)重要。功率耗散對于有效地去除使用IC時產(chǎn)生的熱量是必要的，因?yàn)楣妮^差導(dǎo)致的過熱會導(dǎo)致IC故障和破壞。這在熱處理成為問題的移動設(shè)備中尤為重要。

如前所述，在FOWLP中，凸塊不依賴于芯片表面，因此通過實(shí)施更多的RDL來擴(kuò)大電氣連接可以實(shí)現(xiàn)更高的I/O密度。在最先進(jìn)的扇出封裝中，為了最大限度地提高I/O密度，最多可以同時使用四個 RDL（Redistribution Layer），從而有助于提高電氣和散熱性能，包括功耗[3]。

2.2 I/O密度

RDL用作I/O布局的重新路由并啟用更高的I/O數(shù)量。高I/O密度通常會有更好的電氣性能，因?yàn)楦嗟妮敵鰰?dǎo)致芯片之間更快的電信號，并將電短路帶來的風(fēng)險降至最低。較高的I/O密度也使封裝能夠并行執(zhí)行更多操作。因此，高I/O數(shù)量允許封裝更復(fù)雜及高速的芯片。

2.3 更多功能

智能手機(jī)為用戶提供更多功能更強(qiáng)大的存儲空間，觸摸屏，語音識別，高性能CPU，更長的電池壽命以及運(yùn)動傳感器。然而，這種趨勢對IC和封裝制造商構(gòu)成了挑戰(zhàn)：如何在薄型智能手機(jī)中融入更多功能？答案是整合，有多種方法可以使用FOWLP來實(shí)現(xiàn)這一點(diǎn)。通過嵌入來實(shí)現(xiàn)異構(gòu)和均勻集成更多的集成電路和被動元件在同一個封裝體內(nèi)，并且利用更復(fù)雜的元件封裝架構(gòu)。一個示例是多芯片封裝，其中多種功能的多個管芯嵌入同一封裝內(nèi)的模制化合物中。另一種實(shí)現(xiàn)更高集成度和功能的方法是使用封裝級封裝，如臺積電在最新iPhone型號中使用的信譽(yù)良好的FOWLP封裝（APE上的DRAM）。還有許多其他扇出式封裝技術(shù)采用2D，2.5D或3D架構(gòu)以實(shí)現(xiàn)最大程度的集成[4]。

2.4 更小的外形

下一代智能手機(jī)需要更密集的封裝，這可通過晶體管擴(kuò)展（摩爾定律）或使用創(chuàng)新封裝技術(shù)的高級集成來實(shí)現(xiàn)。通過模具嵌入的實(shí)施，結(jié)合精細(xì)特征使用晶圓處理的可能性，F(xiàn)OWLP將形成高密度封裝所需的RDL數(shù)量降至最低，同時不會受到過度的成本損失。由于RDL可以在整個覆蓋模具區(qū)域形成，因此可以完全不需要IC襯底或內(nèi)插器，這相對于傳統(tǒng)封裝技術(shù)而言大大降低了形狀因數(shù)。通過集成，特別是通過在同一封裝體內(nèi)嵌入多個裸片并使用創(chuàng)新的封裝架構(gòu)，外形因素可以進(jìn)一步降低。FOWLP技術(shù)可使封裝厚度減少20%。Yole Développement估計，與標(biāo)準(zhǔn)倒裝芯片封裝相比，F(xiàn)OWLP提供的封裝外形尺寸減少至少40%[5]。

2.5 FOWLP存在的問題

技術(shù)優(yōu)勢和市場預(yù)測表明，F(xiàn)OWLP會成為下一代移動設(shè)備首選的先進(jìn)封裝技術(shù)。雖然FOWLP可滿足更多I/O數(shù)量之需求。然而，如果要大量應(yīng)用FOWLP技術(shù)，首先必須克服各種挑戰(zhàn)問題：

（1）焊接點(diǎn)的熱機(jī)械行為。因FOWLP的結(jié)構(gòu)與BGA結(jié)構(gòu)相似，所以FOWLP焊接點(diǎn)的熱機(jī)械行為與BGA的結(jié)構(gòu)相同，F(xiàn)OWLP中焊球的關(guān)鍵位置在硅晶片面積的下方，其最大熱膨脹系數(shù)不匹配點(diǎn)會發(fā)生在硅晶片與PCB之間。

（2）晶片位置精確度。在重新建構(gòu)晶圓時，必須要維持晶片從拾取及放置（Pick and Place）于載具上的位置不發(fā)生偏移，甚至在鑄模作業(yè)時，也不可發(fā)生偏移。因?yàn)榻殡妼娱_口，導(dǎo)線重新分布層與焊錫開口（Solder Opening）制作，皆使用光學(xué)光刻技術(shù)，掩模對準(zhǔn)晶圓及曝光都是一次性的，所以對于晶片位置之精確度要求非常高。

（3）晶圓的翹曲。人工重新建構(gòu)晶圓的翹曲（War page）行為也是一項重大挑戰(zhàn)，因?yàn)橹匦陆?gòu)晶圓含有塑膠、硅及金屬材料，其硅與膠體之比例在X、Y、Z三方向不同，鑄模在加熱及冷卻時熱脹冷縮會影響晶圓的翹曲行為。翹曲是基于扇出技術(shù)的關(guān)鍵挑戰(zhàn)。當(dāng)使用較薄的封裝時，除了異質(zhì)材料和更多銅層之外，晶圓彎曲在加工之后發(fā)生。晶圓彎曲是晶圓上應(yīng)力分布不均勻并影響成品率的結(jié)果。為了克服這個問題，必須優(yōu)化晶圓制造工藝和扇出設(shè)計流程。

（4）膠體的剝落。在常壓時被膠體及其他聚合物所吸收的水分，在經(jīng)過220～260℃回流焊（Reflow）時，水份會瞬間氣化，進(jìn)而產(chǎn)生高的內(nèi)部蒸氣壓，如果膠體組成不良，則易有膠體剝落的現(xiàn)象產(chǎn)生。

（5）模具移位。模具移位是另一個工藝難題，它是指放置在載體晶圓上和包覆成型過程中模具輕微移動。然而，對于基于晶圓的技術(shù)來說，模具移位是一個挑戰(zhàn)，隨著對面板格式的期望過渡，模具移位變得更加關(guān)鍵，因?yàn)樘幚泶蠓叫胃袷揭恢潞途_模頭定位的設(shè)備尚未得到驗(yàn)證?；诿姘搴兔姘宓纳瘸龇庋b的主要關(guān)注點(diǎn)，模具移位影響產(chǎn)量[6]。

3 結(jié)束語

FOWLP被描述為一種顛覆性技術(shù)，F(xiàn)OWLP技術(shù)優(yōu)勢眾多：通過嵌入方式提高可靠性和更多的RDLs；通過更多功能和更高級別的集成多芯片嵌入和復(fù)雜的架構(gòu)；通過減小形狀因子創(chuàng)新的架構(gòu)；無襯底嵌入技術(shù)降低了制造成本。FOWLP被視為實(shí)現(xiàn)這些功能的理想技術(shù)選擇，它改變了封裝外形。外包半導(dǎo)體裝配和測試供應(yīng)商（OSATS），集成設(shè)備制造商（IDM）和代工廠都將進(jìn)一步采用[7]。