一種高增益大帶寬的增益自舉型折疊共源共柵放大器設(shè)計

王 停，唐海林，趙宗佑，于躍寶

（1.中國人民解放軍93756部隊 特設(shè)教研室，天津 300131；2.河北工業(yè)大學(xué) 電子信息工程學(xué)院，天津 300401）

一種高增益大帶寬的增益自舉型折疊共源共柵放大器設(shè)計

王 停1,2，唐海林1，趙宗佑1，于躍寶1

（1.中國人民解放軍93756部隊 特設(shè)教研室，天津 300131；2.河北工業(yè)大學(xué) 電子信息工程學(xué)院，天津 300401）

提出了一種應(yīng)用于高速高精度流水線 ADC中的高增益大帶寬的增益自舉型全差分折疊共源共柵放大器．放大器采用0.18 m 1P6M CMOS工藝．通過仔細(xì)的設(shè)計運放的單位增益帶寬和極零點改善其閉環(huán)穩(wěn)定性．仿真結(jié)果表明：放大器的直流增益為93 dB，單位增益帶寬為1.8GHz，在輸出共模電壓范圍為0.6V～1.2V內(nèi)，放大器的直流增益大于88 dB．整個芯片的版圖面積為96 m×120 m．

共源共柵；增益自舉；放大器；開關(guān)電容；共模反饋；流水線ADC

0 引言

運算放大器是數(shù)?；旌闲盘柤呻娐分械氖株P(guān)鍵的模塊，尤其是在高速高精度模數(shù)轉(zhuǎn)換器中[1]．運放的增益、帶寬、功耗、共模輸出范圍、失調(diào)電壓、轉(zhuǎn)換速率和穩(wěn)定性直接決定著轉(zhuǎn)換器的性能．運放的增益和帶寬決定了信號在流水線模數(shù)轉(zhuǎn)換器（Pipelined ADC）中能否精確傳遞，運放的靜態(tài)功耗決定了Pipelined ADC的整體功耗，其噪聲決定了Pipelined ADC的采樣電容，進(jìn)而決定了其轉(zhuǎn)換速度．隨著CMOS工藝的進(jìn)步，晶體管的特征尺寸不斷下降，MOS管的輸出阻抗逐漸減小[2]，晶體管的本征增益也隨之逐漸降低．即使多級放大器也很難實現(xiàn)大于60 dB的直流增益，并且多級放大器的穩(wěn)定性比較差，帶寬很?。虼硕嗉壏糯笃鳠o法滿足高速高精度ADC對高增益大帶寬的放大器的要求．設(shè)計者提出了很多新技術(shù)，例如增益自舉結(jié)構(gòu)、共源共柵結(jié)構(gòu)．其中，套筒式共源共柵結(jié)構(gòu)能夠?qū)崿F(xiàn)很高的直流增益和大的閉環(huán)帶寬，但是其輸出擺幅很小[3]．折疊共源共柵運算放大器需要消耗較大的功耗，但是其輸出擺幅和輸入共模范圍較大[4]．因此在高速高精度Pipeline ADC中，通常采用帶有增益自舉結(jié)構(gòu)的折疊共源共柵放大器．

提出了一種采用雙輸入對的增益自舉型折疊共源共柵放大器．因為在運放共享結(jié)構(gòu)的Pipelined ADC中，運放通常在2個時鐘相位交替工作，沒有時間進(jìn)行復(fù)位．在后一級進(jìn)行閉環(huán)放大時，運放的輸入端會保留前一級閉環(huán)放大時輸入端殘留的電荷．這會嚴(yán)重惡化ADC的性能．采用雙輸入對結(jié)構(gòu)時，2個輸入對在2項非交疊時鐘的控制下交替工作，1個輸入對進(jìn)行閉環(huán)放大時，另一個輸入對進(jìn)行復(fù)位．而在下1個相位進(jìn)行放大時，就不會受到上一級閉環(huán)放大時殘余電荷的影響[5]．此放大器分別采用開關(guān)電容和單管共模反饋來控制輸出共模電壓，不會引入額外的功耗．此運放中的2個輔助運放用來提高共源共柵管的跨導(dǎo)．在不增加系統(tǒng)極零點的情況下實現(xiàn)了很大的增益和帶寬．

1 電路結(jié)構(gòu)

1.1 整體結(jié)構(gòu)

圖1是雙輸入對折疊增益增強(qiáng)型折疊共源共柵放大器原理圖．此放大器由3個放大器組成：主放大器、輔助放大器A1和A2．在不采用輔助放大器A1和A2時，主放大器的輸出阻抗為

當(dāng)采用輔助放大器時，其輸出阻抗為

1.2 輔助放大器的設(shè)計

輔助放大器分別采用NMOS和PMOS管差分輸入對．圖2和圖3分別為其電路結(jié)構(gòu)．在設(shè)計輔助放大器時必須注意極零點對耦合現(xiàn)象，如果極零點對出現(xiàn)在閉環(huán)系統(tǒng)地 3 dB帶寬內(nèi)，則會使系統(tǒng)的建立時間變長．在增益自舉結(jié)構(gòu)中，極零點對出現(xiàn)在輔助運放的單位增益頻率附近，提高極零點對的發(fā)生頻率可以避免它對建立時間的影響，但如果提高到主運放次級點附近時，會使運放出現(xiàn)不穩(wěn)定，因此輔助運放的設(shè)計必須滿足

圖1 雙輸入對折疊增益增強(qiáng)型折疊共源共柵放大器原理圖Fig.1 Theschematic dual-input folded cascodeGain-Boosted op-amp

圖2 輔助放大器A1Fig.2 Auxiliary amplifier A1

圖3 輔助放大器A2Fig.3 Auxiliary amplifier A2

由于此運放是用在開關(guān)電容電路中，放大器的建立過程一般分為線性建立和壓擺過程，運放的壓擺過程直接影響著系統(tǒng)的響應(yīng)速度和功耗．例如在Vin+和Vin-端輸入一個較大的階躍電壓，則M 11管截止，電流全部流入晶體管M 12，此時M 8的漏電流變小，而M 6的漏電流對其輸出端的負(fù)載電容充電，輸出電壓升高．同理Vout-端的負(fù)載電容放電，輸出電壓降低，運放工作在壓擺過程。當(dāng)輸入端的電壓降到一定程度后，M 11導(dǎo)通，放大器進(jìn)入線性放大過程。通常情況下要合理設(shè)置放大器的壓擺區(qū)和線性建立區(qū)，使得響應(yīng)時間最短，通常將建立時間的1/3分配給壓擺區(qū)，進(jìn)而計算出各支路所需的偏置電流．

1.3 共模反饋電路

共模反饋電路是保證放大器正常工作的基本電路之一．折疊共源共柵放大器的上端是電流源，下端是電流漏，它們的飽和電流稍有偏差，輸出端工作點電壓就以大幅度波動，使得飽和電流較大的管子進(jìn)入不飽和區(qū)，放大器不能正常工作．共模反饋電路檢測輸出共模電壓并與設(shè)定值進(jìn)行比較，再通過放大器放大這個誤差電壓，然后調(diào)節(jié)電流源或者電流漏的偏置電壓，使得它們的飽和電流向著使輸出電壓接近參考電壓的方向變化．

共反饋電路有有源和無源之分，使用無源的開關(guān)電容共模反饋電路，如圖4所示，開關(guān)電容共模反饋電路允許的輸出電壓變化范圍大，電路實現(xiàn)簡單，只要定時刷新電容的電壓即可正常工作．圖4采用的開關(guān)電容共模反饋電路可以保證運放在2個相位都能正常工作，因為電路有兩組充點電容給反饋電容充電[6]．P1時，左邊兩組電容接在共模反饋電路中，保證運放共模反饋正常工作，右側(cè)一組電容再充電到設(shè)定電壓值；P2時，右邊兩組電容接在共模反饋中，保證運放共模反饋正常工作，左側(cè)一組電容充電到設(shè)定電壓值．運放在所有相位都可以正常工作，為預(yù)防共享技術(shù)提供基礎(chǔ)．

圖4 開關(guān)電容共模反饋電路Fig.4 Switched capacitor CMFB

2 仿真結(jié)果

圖5 運放的版圖Fig.5 The layoutof theop amp

圖6為此放大器的仿真結(jié)果，從結(jié)果中看出，其開環(huán)直流增益為93 dB，單位增益帶寬積為1.8 GHz，相位裕度為64.72°．

圖6 運放的仿真結(jié)果Fig.6 The simulation resultsof theop amp

表1是此放大器與參考文獻(xiàn) [7]和文獻(xiàn) [8]的性能對比數(shù)據(jù)．通過對比可以看出，此放大器的開環(huán)直流增益和相位裕度與文獻(xiàn) [7]和文獻(xiàn) [8]中的放大器性能相近，但是單位增益帶寬積要明顯優(yōu)秀很多．

表1 性能對比圖Tab.1 Performance comparison chart

3 結(jié)論

本文提出了1種雙輸入對的增益增強(qiáng)型折疊共源共柵放大器，此放大器應(yīng)用于高速高精度Pipelined ADC中，主運放采用雙輸入對交替工作，輔助運放采用單管共模反饋，節(jié)約了功耗、簡化了電路結(jié)構(gòu)．主運放采用開關(guān)電容共模反饋，因為開關(guān)電容共模反饋不會限制差分輸入信號擺幅，并且不會在共模環(huán)路中引入額外的極零點對．運放的直流增益為93 dB，單位增益帶寬為1.8GHz，相位裕度為64.72°，芯片的版圖面積為．

[1]BultK，Geelen G JGM．A fast-settling CMOSOp Amp forSC circuitsw ith90-dBDCgain[J]．IEEESolid-StateCircuits，1990，25（6）：1379-1383．

[2]Kamath Y，Meyer R，Gray P．Relationship between frequency response and settling time of operationalamplifier[J]．IEEESolid-State Circuits，1974，9（6）：347-352．

[3]DasM．Improved design criteriaofgain-boosted CMOSOTA w ith high-speed optim izations[J]．IEEETransCircuitsSyst I,Fundam Theory Appl，2002，49（3）：204-207．

[4]A loisiW，Giustolisi G，Palumbo G．Analysis and optim ization of gain-boosted telescopic amplifiers[C]//Proc IEEE Int Symp CircuitsSyst．（ISCAS'02），USA：2002：321-324．

[5]RazaviB．Design of Analog CMOS Integrated Circuits[C]//Boston，MA：M cGraw-Hill，2000．

[6]JohnsD，Martin K．Analog Integrated CircuitDesign[M]．NY：Wiley，1997．

[7]AhmadiM M，NajafiV，KhosravianiK．A new and efficientdesign procedure for gain-boosted cascode amplifiers[C]//Proce Eur Conf Circuit Theory and Design，（ECCTD'03），2003，3：401-404．

[8]Narendra Nath，TodaniR，Handrima C．Simplified designmethod for fully differentialgain-boosted folded cascade OTA[C]//IEEEConference on Information and Communication Technologies．2013，10：943-948．

[責(zé)任編輯 代俊秋]

Design on again-boosted cascodeamplifierw ith high gain and highunity-bandw idth

WANG Ting1,2，TANG Hailin1，ZHAO Zongyou1，YU Yuebao1

(1.Departmentof Electrical and Instrumentation,People's Liberation Army Air Force 93756,Tianjin 300131,China;2.School of electronic and Information Engineering,HebeiUniversity of Technology,Tianjin 300401,China)

This paper presents a high unity gain bandw idth fully differential folded-cascode operational amplifier using gain-boosted technique.Theamplifierisdesigned in TSMC 0.18 m 1P6M CMOStechnology.Theunity-gainbandw idth (GBW)and polesof thegain-boosting amplifierswere carefully designed to improve thestability.Theimplemented design providesa directcurrent(DC)gain ofaround 93 dBw ith aunity gain frequency of1.8GHz.Itexhibitsa DC gain larger than 88 dBwhen the outputcommon-mode voltagebetween 0.6 V and 1.2 V.The overall layoutsize is96 m×120 m.

cascode;gain-boosted;amplifiers;sw itched-capacitor;common feedback;pipeline ADC

TP368.2

A

1007-2373(2016)04-0020-04

10.14081/j.cnki.hgdxb.2016.04.004

2015-10-13

王停（1985-），男（漢族），博士生．