基于FPGA的二維FFT算法在LFMCW雷達信號處理中的應用*

劉文彬，朱名日*，鄭丹平，潘　凱，姚　鑫

(1.桂林電子科技大學電子工程與自動化學院，廣西桂林541004; 2.桂林電子科技大學計算機科學與工程學院，廣西桂林541004)

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基于FPGA的二維FFT算法在LFMCW雷達信號處理中的應用*

劉文彬1，朱名日1*，鄭丹平2，潘凱1，姚鑫1

(1.桂林電子科技大學電子工程與自動化學院，廣西桂林541004; 2.桂林電子科技大學計算機科學與工程學院，廣西桂林541004)

摘要:線性調(diào)頻連續(xù)波(LFMCW)檢測運動目標存在一定難度，利用二維FFT處理技術對目標回波信號相位信息進行提取，可有效抑制固定雜波，實現(xiàn)對運動目標的檢測。介紹了線性調(diào)頻連續(xù)波(LFMCW)雷達信號進行多普勒處理的原理以及利用單片F(xiàn)PGA實現(xiàn)多普勒測速雷達信號處理的過程，詳細說明了數(shù)據(jù)的緩存、實數(shù)序列FFT的快速算法以及希爾伯特變換等步驟的FPGA實現(xiàn)，最后測試結果表明二維FFT算法能很好的提取出目標的距離和速度。

關鍵詞:現(xiàn)場可編程門陣列;二維快速傅里葉變換;線性調(diào)頻連續(xù)波;目標檢測

項目來源:廣西研究生教育創(chuàng)新計劃資助項目(YCS22012075)

目前在智能交通領域應用的超速監(jiān)控系統(tǒng)主要采用感應線圈測速儀、超聲波測速儀、激光測速儀、視頻檢測儀、微波雷達測速儀與攝像機或數(shù)碼相機相組合而成的方式。其中，微波雷達測速由于測速精度高，設備成本適中，安裝維護方便，全天候等優(yōu)點已成為目前技術發(fā)展的趨勢［1］。相對于普通的脈沖雷達，線性調(diào)頻連續(xù)波雷達(LFMCW)更容易實現(xiàn)較高的距離分辨率。同時還具有無測距盲區(qū)。發(fā)射功率低，抗截獲能力強，容易實現(xiàn)設備的小型化［2－3］。

1　信號分析

LFMCW系統(tǒng)的發(fā)射和接收波形如圖1所示，LFMCW的發(fā)射波形幅度固定不變，但頻率隨時間按線性鋸齒而變化，目標回波是發(fā)射波形的復制波，兩路傳輸延遲tr= 2r/c，r為目標距離，c為傳播速度，f0為調(diào)頻信號的起始頻率，T為調(diào)頻周期，B為掃頻帶寬。

對于靜態(tài)目標而言，接收信號和發(fā)射信號間的瞬時頻差fΔ為一個常數(shù)并與目標距離成正比，其公式如下

圖1　在LFMCW系統(tǒng)中的發(fā)射和接收波形

由式(1)可知測出頻差就能算出目標距離。這種載有距離信息和頻率信息的信號被稱為差拍信號，又稱差頻。下面從數(shù)學角度來分析采用鋸齒型LFMCW信號進行距離/多普勒處理的原理，發(fā)射信號可表示為［4－5］

式中: k為調(diào)頻斜率，θ0為初始相位，n = 0，1，2，…。發(fā)射信號的瞬時相位可表示為

接收信號的瞬時相位相對于發(fā)射信號有一個時延tr時，可表示為

將接收到的目標回波信號和發(fā)射的信號混頻其輸出為差頻信號，差頻信號的相位為

當tr為常數(shù)時(對于靜態(tài)目標)，差頻信號是正弦信號，其頻率正比于tr。當目標相對于雷達有徑向運動速度v時，差頻信號的頻率會變化，在此變化的頻率中必然包含了目標的距離和速度信息，此時的兩路傳輸延遲為:

式中，r0為t= 0時目標到雷達的距離。在處理數(shù)據(jù)時常以一個重復周期的數(shù)據(jù)作為處理單元。將式(6)代入式(5)中整理后可得到某個重復周期所獲得的差頻信號的頻率為

式中: rn=r0+Tvn為第n個重復周期時，目標與雷達間的相互距離n=0，1，2，……。fdv是f0對目標的運動速度v所產(chǎn)生的多普勒頻率稱為速度多普勒頻率，這是進行距離多普勒處理所要得到的信息之一。fR(n)是當目標與雷達之間的距離為rn時發(fā)射信號與回波信號的差頻頻率又稱距離差頻，這是需要的另一項有用信息。在實際情況下，由于v?c，后兩項的數(shù)量級遠遠小于前面兩項因此可忽略。

由以上的分析可以看出，差頻信號確實包含了目標的距離和多普勒信息，通過對差頻信號做二維離散傅里葉變換DFT(Discrete Fourier Tranform)可得到該信息。

2　系統(tǒng)結構及工作原理

FPGA內(nèi)部信號預處理部分，整體設計框圖如圖2所示。基本工作原理:兩路雷達回波信號經(jīng)過兩片高精度A/D芯片完成由模擬信號到數(shù)字信號的轉換，其中A/D芯片的轉換速率為1.25 Msample/s，轉換的數(shù)據(jù)位寬為16 bit。雙通道的ADC采樣數(shù)據(jù)以同步脈沖為周期輸入到直流消除模塊DC_Reduce，完成信號中直流成分的去除。直流量去除后的數(shù)據(jù)，以同步周期為單位，先經(jīng)過雙端口RAM模塊Dram32x256，進行乒乓緩存。一個同步周期內(nèi)的數(shù)據(jù)緩存完成后，經(jīng)FFT_P128core。模塊，進行FFT運算，完成快時間維即距離維的傅里葉變換。

圖2　二維FFT算法在FPGA中實現(xiàn)的整體框圖

因雙通道ADC的采樣數(shù)據(jù)都為實數(shù)信號，本設計利用實數(shù)序列FFT的快速算法，通過一個N點復數(shù)FFT處理模塊同時完成兩個N點實數(shù)序列的FFT運算?？鞎r間FFT完成后，本設計在頻域完成希爾伯特變換，具體處理只需把FFT運算結果的負數(shù)頻率成分至零即可［6］?？鞎r間FFT的運算結果再次寫入另一個雙端口RAM模塊Dram64x128完成數(shù)據(jù)緩存。

WR_STATE狀態(tài)機讀取緩存數(shù)據(jù)的同時，完成上述實序列快速FFT算法的通道數(shù)據(jù)分離，并且把分離后的數(shù)據(jù)以幀為單位，通過DDR3 SDRAM控制器按行寫入DDR3 SDRAM片外緩存，進行幀數(shù)據(jù)的乒乓緩存。至此完成信號的直流去除、希爾伯特變換以及快時間維的FFT運算。

當DDR3 SDRAM片外完成一個完整數(shù)據(jù)幀即128列512行數(shù)據(jù)的緩存后，RD_STATE狀態(tài)機按列讀取DDR3 SDRAM內(nèi)的數(shù)據(jù)，寫入雙端口RAM模塊Dram64x1024，進行列數(shù)據(jù)的乒乓緩存。一列數(shù)據(jù)緩存完成后，即可通過FFT_P512core，進行該列數(shù)據(jù)的慢時間維即速度維的FFT運算。

3　模塊設計

FPGA內(nèi)部信號預處理部分，由直流消除模塊Dc_Reduce、二維傅里葉變換模塊FFT2_128x512以及相應的DDR3制器接口模塊等子模塊構成。

3.1直流消除模塊

模塊傳遞函數(shù)

實際上輸出數(shù)據(jù)等于輸入數(shù)據(jù)減去其以128點為單位的均值。模塊接口如圖3所示。

圖3　直流消除模塊接口框圖

輸入原數(shù)據(jù)按128點為單位依次寫入雙端口RAM作乒乓緩存的同時，依次累加。當128點的數(shù)據(jù)輸入完成，累加器清零并且把當前時刻的累加值除以128鎖存并保持，鎖存的數(shù)據(jù)即為當前寫入的128點數(shù)據(jù)的均值。此后即可把寫入的數(shù)據(jù)依次從RAM中讀出，并減去上述均值輸出即可。

3.2DDR3 SDRAM控制器的設計

本設計中DDR3 SDRAM控制器的設計采Xilinx提供的免費IP核MIG 1.9［7］，所使用FPGA 是K7系列的xc7k325t－2ffg900。DDR3 SDRAM控制器是專門的多端口嵌入式控制器，極大的簡化K7系列FPGA與大多數(shù)存儲器接口的設計任務，該DDR3 SDRAM控制器提供了很高的性能如減少功耗，更快的開發(fā)速度，節(jié)省了FPGA中的資源等。DDR3 SDRAM控制器原理框圖如圖4所示。

圖4　DDR3 SDRAM控制器原理框圖

DDR3控制器主要包括:用戶接口單元，存儲器控制單元，物理層控制單元。用戶設計單元要想連接到外部的DDR3 SDRAM首先通過用戶接口連接到DDR3控制器的用戶接口單元;用戶接口單元為提供了讀寫數(shù)據(jù)時所需的地址空間和緩存給本地接口;存儲器控制單元通過本地接口連接到用戶接口單元，本地接口實現(xiàn)了用戶設計單元提交存儲器的讀寫請求以及把數(shù)據(jù)傳輸?shù)酵獠緿DR3 SDRAM中途徑。存儲器控制單元后端通過物理層接口連接到物理層控制單元并且能夠響應物理層控制單元中的各種接口請求。最后物理層控制單元通過物理接口連接到外部硬件DDR3 SDRAM芯片，及時產(chǎn)生滿足DDR3 SDRAM讀寫操作的時序信號。

3.3讀寫狀態(tài)機的設計

在每一個調(diào)頻周期T內(nèi)，采集128點數(shù)據(jù)，連續(xù)對512個調(diào)頻周期內(nèi)的回波信號進行采集得到一幀數(shù)據(jù)。經(jīng)過一維FFT變換后數(shù)據(jù)寬度為4 byte，計算得到一幀回波數(shù)據(jù)速率為6.4 Mbyte/s。數(shù)據(jù)上傳速率比較大，實驗平臺系統(tǒng)選用了位寬為16 bit、存儲容量為256 Mbyte的DDR3 SDRAM芯片MT41J256M16作為大容量緩存，大大提高了系統(tǒng)數(shù)據(jù)的存儲容量。對調(diào)頻周期T內(nèi)采集到的128點數(shù)據(jù)經(jīng)過FFT_128模塊進行128點的FFT，經(jīng)過128點的FFT運算后存入Dram64x128進行緩存，寫狀態(tài)機通過控制DDR3控制器把數(shù)據(jù)再存入片外DDR3中。當DDR3中寫入了一幀數(shù)據(jù)后，讀狀態(tài)機通過控制DDR3控制器開始讀取片外DDR3中的數(shù)據(jù)并寫入Dram64x1024中?？刂屏鞒虉D如圖5所示。

圖5　讀寫狀態(tài)機流程圖

4　測試結果

整個信號處理模塊是在Xilinx公司的xc7k325t型FPGA上面實現(xiàn)的。最高時鐘速度為100 MHz。對于每個調(diào)頻周期內(nèi)的回波信號，分別作128點的一維FFT處理，再對一維復數(shù)FFT處理后的每個調(diào)頻周期內(nèi)的對應數(shù)據(jù)進行128次512點的一維復數(shù)FFT處理，這樣就完成了一個積累周期內(nèi)的128×512點采樣數(shù)據(jù)的二維復數(shù)FFT處理。通過檢測各距離、速度分辨單元的幅度來確定有無目標回波及目標回波所在的距離、速度分辨單元，從而達到對目標的提取和對該目標的距離、速度測量。只要檢測出幅值最大的點所在的位置，即可求得車輛距離雷達的距離和速度［8－9］。

如果硬件乘法運算的時鐘周期比加法運算的時鐘周期長，那么乘法運算量的差別就比較重要。在這種情況下，兩個N點實序列FFT算法相對于兩個N點復序列FFT算法所節(jié)省的計算量，用百分率來衡量，等于兩者乘法次數(shù)的差除以兩個N點復序列FFT的乘法次數(shù)，即

所節(jié)省的計算量僅是乘法時，當N＞32時兩個N點實序列FFT算法比兩個N點復序列FFT算法節(jié)省的計算量超過45%。

測試對象為單個測試車輛，雷達直射區(qū)域與車輛運行方向平行。車輛在距離雷達10 m處開始啟動以速度30 km/h勻速遠離雷達行駛，測試數(shù)據(jù)用MATLAB繪制出的三維立體圖如圖6所示。期望得到的距離單元在第10個點，多普勒頻率對應的點為第50個點，由圖6可知頻譜峰值所在坐標位置，準確的反應了距離信息和徑向速度信息。

圖6　對LFMCW回波作二維FFT后三維立體圖

5　結束語

LFMCW雷達的距離/多普勒的信號處理對處理模塊的實時性和精度要求較高。目前FPGA以可滿足作為主要處理單元的功能。二維FFT算法在單片F(xiàn)PGA上即可實現(xiàn)對目標距離和速度的提取，而且速度快、精度高。降低硬件的復雜度，提高系統(tǒng)的可靠性。

參考文獻:

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［9］張鵬，杜彬彬，任勇峰.基于FPGA的超聲數(shù)據(jù)采集裝置的設計與實現(xiàn)［J］.電子器件，2014，31(1) : 81－84.

劉文彬(1989－)，男，安徽阜陽人，碩士研究生，主要研究方向為智能信息處理與嵌入式應用，568923465@ qq.com;

朱名日(1955－)，男，廣西桂林人，教授，碩士生導師，主要研究方向為智能傳感器網(wǎng)絡，嵌入式系統(tǒng)，541322259 @ qq.com。

The Design of Signal Acquisition with Programmable Sampling rate*

JI Wei，SU Shujing*
(Key Laboratory of Instrumentation Science and Dynamic Measurement，Ministry of Education，North University of China，Taiyuan 030051，China)

Abstract:For the problem of poor universality which caused by the fixed data sampling rate，a design method of data acquisition rate of alternative sampling has been put forward by programming.Application of switched-capacitor filter achieves an anti-aliasing filter that the cut-off frequency can be changed.Use the VHDL program to control the sampling and coding mode，the acquisition design with optional sampling rate can be achieved.The experimental results show that this design can choose five sampling rate of 1 ksample/s，5 ksample/s，10 ksample/s，25 ksample/s，50 ksample/s to sample signals of the frequencies less than 10 kHz，and it’s also practical and versatile.

Key words:data acquisition; optional sampling rate; anti-aliasing filter; adjustable cut-off frequency

中圖分類號:TP247.2

文獻標識碼:A

文章編號:1005－9490(2015) 03－0597－04

收稿日期:2014－07－28修改日期: 2014－09－01

doi:EEACC: 1290; 7210G10.3969/j.issn.1005－9490.2015.03.025