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    基于兩倍過采樣的60 GHz系統(tǒng)并行定時(shí)同步*

    2012-12-07 06:55:14盧大成肖振宇張昌明金德鵬
    傳感器與微系統(tǒng) 2012年12期
    關(guān)鍵詞:碼元寄存器插值

    盧大成,肖振宇,張昌明,金德鵬

    (清華大學(xué) 電子工程系,北京100084)

    0 引言

    60 GHz毫米波無線通信可提供Gbps量級的通信速率,具有巨大的發(fā)展前景,其在高速傳感器網(wǎng)絡(luò)領(lǐng)域中也受到越來越廣泛的關(guān)注[1]。由于60 GHz通信極高的數(shù)據(jù)速率,為緩解A/D轉(zhuǎn)換器(ADC)的實(shí)現(xiàn)壓力,降低系統(tǒng)的復(fù)雜度,在設(shè)計(jì)全數(shù)字接收機(jī)時(shí)需要盡量減少采樣速率,因此,采用2倍符號,速率采樣可以視為最合理的方案。

    另一方面,為利用已有的信號處理芯片以實(shí)現(xiàn)實(shí)時(shí)信號處理,在系統(tǒng)實(shí)現(xiàn)時(shí)需采用并行處理結(jié)構(gòu),而為降低實(shí)現(xiàn)復(fù)雜度和減少硬件消耗資源,需采用較少的并行路數(shù)。

    定時(shí)同步是通信系統(tǒng)設(shè)計(jì)中的關(guān)鍵部分,本文將研究適合于60 GHz毫米波通信的低復(fù)雜度的定時(shí)同步方案。傳統(tǒng)的高速全數(shù)字并行定時(shí)同步主要是基于反饋方式而得以實(shí)現(xiàn)[2,3],即先在現(xiàn)場可編程門陣列(field-programming gate array,F(xiàn)PGA)內(nèi)計(jì)算定時(shí)相位誤差,然后將其反饋到模擬時(shí)鐘源并調(diào)整ADC采樣頻率。但當(dāng)時(shí)鐘源頻率極高時(shí)(如2 GHz),ADC采樣調(diào)整難度極高。因此,對Gbps量級超高速并行定時(shí)同步設(shè)計(jì),傳統(tǒng)的反饋方式不再適用,而前饋方式更具有可行性。

    傳統(tǒng)的串行前饋定時(shí)同步通過時(shí)鐘脈沖調(diào)整實(shí)現(xiàn)時(shí)鐘頻率同步,其中,時(shí)鐘脈沖調(diào)整步長為ADC采樣間隔。不過,這種方法不能直接用于并行前饋式定時(shí)同步;否則,時(shí)鐘脈沖步長將是采樣間隔的數(shù)倍(與采用的并行路數(shù)有關(guān))。

    文獻(xiàn)[5]采用Gardner定時(shí)同步給出一種并行前饋式方案,不過其在FPGA內(nèi)數(shù)控振蕩器(numerically controlled oscillator,NCO)模塊的工作時(shí)鐘頻率必須達(dá)到并行碼元速率的兩倍以上,因此,在ADC采樣速率過高且并行路數(shù)較小時(shí)無法采用。

    本文提出一種基于兩倍過采樣的先入先出(first input first output,F(xiàn)IFO)隊(duì)列控制式并行前饋定時(shí)同步方案。本方案通過FIFO寄存器讀寫操作調(diào)整將采樣級同步(高頻段同步)轉(zhuǎn)換成符號級同步(低頻段同步),且將定時(shí)誤差經(jīng)過一段時(shí)間累積并達(dá)到一定程度后才進(jìn)行時(shí)鐘脈沖調(diào)整。

    然后,在Matlab Simulink平臺(tái)上將提出的時(shí)鐘頻率調(diào)整方案與相關(guān)波形分析法結(jié)合搭建完整定時(shí)同步系統(tǒng),通過仿真分析驗(yàn)證了提出的并行定時(shí)同步方案的可行性。

    1 系統(tǒng)結(jié)構(gòu)

    1.1 60 GHz單載波系統(tǒng)傳輸幀結(jié)構(gòu)

    目前,在60 GHz毫米波通信方面有幾個(gè)國際標(biāo)準(zhǔn),其中,本文采用IEEE 802.11ad標(biāo)準(zhǔn)單載波系統(tǒng)的傳輸幀結(jié)構(gòu)[6],并將碼元速率設(shè)定于 1 GHz。

    圖1為該標(biāo)準(zhǔn)給出的有效數(shù)據(jù)幀結(jié)構(gòu)。數(shù)據(jù)幀采用塊傳輸方式,每一個(gè)數(shù)據(jù)塊包含448個(gè)負(fù)載碼元,并在數(shù)據(jù)塊中間插入長度為64的Golay序列作保護(hù)間隔,可以利用于載波跟蹤、定時(shí)跟蹤、頻域均衡、幀同步等。

    圖1 IEEE 802.11ad單載波系統(tǒng)幀結(jié)構(gòu)Fig 1 Frame structure of IEEE 802.11ad single carrier system

    1.2 并行定時(shí)同步系統(tǒng)整體結(jié)構(gòu)

    圖2為所設(shè)計(jì)的并行定時(shí)同步方案的整體結(jié)構(gòu),輸入信號為1 GHz碼元速率的QPSK零中頻信號,ADC采樣速率為2 GHz,采用的并行路數(shù)為4。采樣信號通過串/并轉(zhuǎn)換器和匹配濾波器輸入到相關(guān)器模塊,在此模塊用相關(guān)波形分析方法計(jì)算定時(shí)誤差,并據(jù)此輸出判決控制信號。

    圖2 并行定時(shí)同步整體結(jié)構(gòu)Fig 2 Overall structure of parallel timing synchronization

    判決控制與插值模塊按照相關(guān)器模塊發(fā)出的控制信號進(jìn)行判決和插值,其結(jié)果輸入到FIFO控制模塊。FIFO控制模塊輸出并行碼元數(shù)據(jù)的同時(shí)輸出時(shí)鐘切換信號,最終時(shí)鐘控制模塊輸出同步時(shí)鐘。

    2 定時(shí)同步原理

    2.1 定時(shí)捕獲

    定時(shí)捕獲即在一個(gè)碼元內(nèi)的幾個(gè)采樣點(diǎn)中找出離最佳判決點(diǎn)最近的采樣點(diǎn)。IEEE 802.11ad標(biāo)準(zhǔn)為突發(fā)性數(shù)據(jù)傳輸方式,因此,同步進(jìn)入時(shí)間要求盡量要短。為此,在數(shù)據(jù)幀內(nèi)插入相關(guān)序列(Golay序列)實(shí)現(xiàn)定時(shí)捕獲,其操作過程類似于擴(kuò)頻通信中的PN碼捕獲,且相關(guān)序列的捕獲和定時(shí)捕獲直接關(guān)聯(lián)。

    2.1.1 相關(guān)序列的捕獲

    本文采用滑動(dòng)相關(guān)法實(shí)現(xiàn)相關(guān)序列的捕獲[7],即每輸入一個(gè)采樣點(diǎn)后計(jì)算輸入數(shù)據(jù)和本地相關(guān)序列之間的相關(guān)值。圖3為在兩倍過采樣下相關(guān)峰附近的幾個(gè)相關(guān)點(diǎn)的形狀(無定時(shí)誤差時(shí)與本地時(shí)鐘的相關(guān)函數(shù))。

    圖3 兩倍過采樣時(shí)的相關(guān)函數(shù)Fig 3 Correlation function on twice-oversampling

    當(dāng)滿足以下條件時(shí)認(rèn)定為捕獲到相關(guān)峰

    其中,將定時(shí)誤差定義為式(6)所示,其將用于后續(xù)的插值運(yùn)算

    2.1.2 相關(guān)序列捕獲的并行算法

    因采用4路并行模式,相關(guān)值計(jì)算模塊每次計(jì)算4個(gè)相關(guān)值并將結(jié)果輸入到相關(guān)值寄存器。相關(guān)值寄存器為由8個(gè)寄存單元組成的移位寄存器,每次輸入4個(gè)相關(guān)值的同時(shí)將4個(gè)寄存單元的內(nèi)容(5~8號)移動(dòng)至另外4個(gè)寄存器單元(1~4號)。其中,相關(guān)峰的出現(xiàn)由5個(gè)相關(guān)點(diǎn)判定,在8個(gè)寄存單元中相關(guān)峰可能出現(xiàn)的位置為3號、4號、5號及6號,如圖4所示。

    圖4 在相關(guān)值寄存器內(nèi)相關(guān)峰的出現(xiàn)位置Fig 4 Location of correlation peak in correlation value register

    本地時(shí)鐘和發(fā)射端時(shí)鐘之間無頻偏時(shí),相關(guān)峰的位置在此4個(gè)寄存單元中的某一個(gè)位置停留。如果本地時(shí)鐘頻率比發(fā)射時(shí)鐘頻率高,則相關(guān)峰的位置隨著時(shí)間的推移向后移動(dòng)(3號→4號→5號→6號→3號)。如果本地時(shí)鐘頻率比發(fā)射端時(shí)鐘頻率慢,則其向前移動(dòng)(6號→5號→4號→3號→6號)。根據(jù)相關(guān)峰的位置變化可以判斷出本地時(shí)鐘的快慢(Early或Late)并輸出判決控制信號。

    2.1.3 主采樣點(diǎn)的選擇

    由于ADC采樣率為碼元速率的2倍,因此,每個(gè)碼元對應(yīng)有2個(gè)采樣點(diǎn)。定時(shí)恢復(fù)模塊的任務(wù)是在此2個(gè)采樣點(diǎn)中選擇一個(gè)離最佳判決點(diǎn)最近的采樣點(diǎn)(將它叫做主采樣點(diǎn),另一個(gè)采樣點(diǎn)叫做次采樣點(diǎn)),并進(jìn)行插值而最終恢復(fù)碼元。

    因采用的并行路數(shù)為4,每次有4個(gè)采樣點(diǎn)輸入到解調(diào)器,而在此4個(gè)采樣點(diǎn)中主采樣點(diǎn)的位置是隨機(jī)的,即是1號和3號或是2號和4號。1號和3為主采樣點(diǎn)時(shí)在相關(guān)寄存器內(nèi)相關(guān)峰出現(xiàn)的位置為3號或5號,而2號和4號為主采樣點(diǎn)時(shí)相關(guān)峰的位置為4號或6號。按照此原理捕獲到相關(guān)峰就可以選擇出主采樣點(diǎn),然后根據(jù)定時(shí)誤差結(jié)果進(jìn)行插值。

    2.2 定時(shí)跟蹤

    因收發(fā)端時(shí)鐘頻率不同,為保持同步在接收端需要進(jìn)行時(shí)鐘調(diào)整操作。為此,在反饋式時(shí)鐘同步系統(tǒng)中通過反饋環(huán)路不斷地調(diào)整ADC采樣速率。在串行前饋式時(shí)鐘同步系統(tǒng)由時(shí)鐘脈沖挑選(分頻倍數(shù)的調(diào)整)的方法來實(shí)現(xiàn)時(shí)鐘頻率同步,且此時(shí)脈沖調(diào)整步長為采樣周期(圖5(a))。但此方法無法應(yīng)用在并行結(jié)構(gòu),因?yàn)樵诓⑿薪Y(jié)構(gòu)其運(yùn)算時(shí)鐘步長不再是采樣周期而是其數(shù)倍(跟并行路數(shù)有關(guān))。

    為了在并行同步結(jié)構(gòu)實(shí)現(xiàn)時(shí)鐘頻率調(diào)整而引入如下方法。圖5(b)為將串行時(shí)鐘頻率調(diào)整原理應(yīng)用在并行結(jié)構(gòu)的方法。為便于論述對每次輸入的4個(gè)采樣點(diǎn)給予編號,并將主采樣點(diǎn)用“1”來表示而次采樣點(diǎn)用“0”來表示。

    圖5 在串行與并行結(jié)構(gòu)時(shí)鐘頻率同步過程Fig 5 Timing frequency synchronization process in serial and parallel structure

    判決控制模塊在穩(wěn)定狀態(tài)時(shí)每次輸出2個(gè)判決點(diǎn)(跟“1”對應(yīng)的主采樣點(diǎn),圖5中的粗線)。本地時(shí)鐘比發(fā)射時(shí)鐘慢時(shí)(Late狀態(tài))不但要對主采樣點(diǎn)的位置進(jìn)行調(diào)整(圖5中上方塊部分),而且到某一時(shí)刻要多輸出1個(gè)判決點(diǎn)(圖5中下方塊部分),但此時(shí)“一個(gè)碼元對一個(gè)判決點(diǎn)”的原則仍然不變。按同樣的原理,本地時(shí)鐘比發(fā)射時(shí)鐘快時(shí)(Early狀態(tài))不斷調(diào)整主采樣點(diǎn)位置的同時(shí)到某一時(shí)刻少輸出1個(gè)判決點(diǎn)。此“某一時(shí)刻”為在相關(guān)值寄存器中相關(guān)峰位置的跳變時(shí)刻。

    在插值模塊根據(jù)不同的定時(shí)誤差用Farrow插值濾波器進(jìn)行插值。將插值之后的判決數(shù)據(jù)寫入到FIFO寄存器,與此同時(shí)從FIFO寄存器讀出數(shù)據(jù)。

    該寄存器為由16個(gè)寄存單元(1~16號)組成的循環(huán)寄存器,其讀寫操作由讀寫地址指針變量來控制。寫入操作從9號開始,則讀出操作從1號開始,即讀寫地址之間存在大小為8的差距。

    無時(shí)鐘頻偏時(shí),每次寫入的數(shù)據(jù)和讀出的數(shù)據(jù)同為4個(gè),此后,讀寫地址指針變量以同樣大小增長,這樣讀寫地址之間可保持固定的差距。

    存在時(shí)鐘頻偏時(shí)寫入的數(shù)據(jù)個(gè)數(shù)不再是固定不變,而是到某個(gè)時(shí)刻就增加或減少一次,即5個(gè)(本地時(shí)鐘滯后時(shí))或3個(gè)(本地時(shí)鐘超前時(shí))。結(jié)果讀寫地址之間的差距隨時(shí)變大或隨時(shí)變小,本地時(shí)鐘超前時(shí)到某一時(shí)刻此差距變?yōu)?(向?qū)懭敕较蛴?jì)算),本地時(shí)鐘滯后時(shí)則變?yōu)?2。此時(shí)將去除一個(gè)讀出脈沖而少讀一次,或插入一個(gè)讀出脈沖而多讀出一次。這樣讀寫地址之間的差距恢復(fù)到原來的8,即讀寫之間保持平衡,這就類似于在串行結(jié)構(gòu)下的時(shí)鐘頻率同步過程。圖6為本地時(shí)鐘滯后狀態(tài)時(shí)該操作過程的示意圖。

    圖6 本地時(shí)鐘滯后時(shí)讀出時(shí)鐘的調(diào)整Fig 6 Adjustment of reading clock in the case of late

    3 仿真結(jié)果

    圖7為在Matlab Simulink仿真平臺(tái)下采用本文設(shè)計(jì)的同步方案的誤碼性能結(jié)果,其中,調(diào)制方式為QPSK,采樣率為2 GHz,碼元速率為1 GHz,碼元時(shí)鐘頻偏為40×10-6,信道模型為AGWN,并行路數(shù)為4,且假定載波偏差為零并無信道失真。

    圖7 并行定時(shí)同步系統(tǒng)的誤碼性能Fig 7 Error code performance of parallel timing synchronization system

    圖7的結(jié)果表明:所設(shè)計(jì)的并行定時(shí)同步系統(tǒng)具有良好的誤碼性能,其性能損失約為0.7 dB。由于利用Golay序列的相關(guān)特性,只要接收到第一個(gè)Golay序列就可以進(jìn)入到同步位,同步系統(tǒng)的魯棒性很高甚至在超低信噪比的條件下(SNR為-5 dB)也能迅速捕獲和保持同步。

    4 結(jié)論

    本文設(shè)計(jì)了基于兩倍過采樣的60 GHz通信系統(tǒng)全數(shù)字解調(diào)器的并行定時(shí)同步方案。

    包括利用相關(guān)特性計(jì)算定時(shí)誤差的方法,利用相關(guān)值寄存器迅速找出判決點(diǎn)的方法,以及利用FIFO模塊產(chǎn)生出同步時(shí)鐘和同步碼元的方法,解決了在超高速并行處理系統(tǒng)中遇到的碼元時(shí)鐘頻率調(diào)整問題。本文提出的方案對碼元速率高且復(fù)雜度受限的60 GHz系統(tǒng)具有較強(qiáng)的應(yīng)用價(jià)值,可以應(yīng)用到其它系統(tǒng)的高速并行定時(shí)同步。

    [1]簡 偉.超高速毫米波無線傳感通信系統(tǒng)[D].北京:北京郵電大學(xué),2011.

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