多層封裝基板中同步開關(guān)噪聲研究*

王洪輝，孫海燕

（1.南通富士通微電子股份有限公司，江蘇 南通，226006；2.南通大學(xué)專用集成電路設(shè)計(jì)重點(diǎn)實(shí)驗(yàn)室，江蘇 南通，226019）

1 引言

在集成電路封裝設(shè)計(jì)領(lǐng)域中，為了把不同半導(dǎo)體工藝制造的裸芯片和各種無源元件（電容、電感、電阻等）放置在同一個(gè)封裝內(nèi)，廣泛采用高密度的多層封裝基板[1～5]。同時(shí)隨著高速集成電路的發(fā)展，電子系統(tǒng)正向小型化、高密度、低電壓、低功耗等方向發(fā)展。電子系統(tǒng)的時(shí)鐘頻率不斷提高，反射、振鈴、串?dāng)_、同步開關(guān)噪聲等信號(hào)完整性問題在封裝設(shè)計(jì)中變得日益嚴(yán)峻。這其中，同步開關(guān)噪聲指在數(shù)字系統(tǒng)中，多個(gè)有源器件同時(shí)開關(guān)引起瞬間快速變化的電流，在經(jīng)過回流路徑上存在的電感時(shí)，產(chǎn)生交流壓降，從而引起噪聲。同步開關(guān)噪聲降低了數(shù)字電路的噪聲容限，當(dāng)多個(gè)有源器件同時(shí)開關(guān)時(shí)，所產(chǎn)生的同步開關(guān)噪聲能夠引起電源電壓波動(dòng)，導(dǎo)致時(shí)鐘波形退化和封裝內(nèi)系統(tǒng)的干擾。

同步開關(guān)噪聲是信號(hào)完整性典型問題之一。目前，同步開關(guān)噪聲分析在高速電路設(shè)計(jì)中占有越來越重要的地位，已有多篇文獻(xiàn)對(duì)同步開關(guān)噪聲進(jìn)行了研究[6～8]。因此，本文根據(jù)特定的封裝對(duì)象對(duì)同步開關(guān)噪聲進(jìn)行研究，確保封裝系統(tǒng)的可靠運(yùn)行。

2 封裝建模

LGA（Land Grid Array）柵格陣列封裝用金屬觸點(diǎn)取代了針狀插腳，引線的阻抗小，適用于高速大規(guī)模集成電路封裝。本文使用Sigrity公司的UPD軟件進(jìn)行LGA封裝設(shè)計(jì)，如圖1所示，整個(gè)封裝由2個(gè)芯片和27個(gè)去耦電容組成，構(gòu)成了一個(gè)典型的系統(tǒng)級(jí)封裝。相應(yīng)的模型參數(shù)見表1。

圖1 LGA封裝模型

表1 LGA模型參數(shù)

3 仿真和分析

圖2給出了簡單的同步開關(guān)噪聲的仿真流程。利用“場(chǎng)”和“路”相結(jié)合的方法進(jìn)行仿真分析。首先對(duì)LGA封裝模型進(jìn)行“場(chǎng)”分析，即頻域分析，采用Sigrity公司的頻域仿真軟件PowerSI分別對(duì)互連結(jié)構(gòu)（鍵合線和信號(hào)走線）進(jìn)行S參數(shù)仿真；然后進(jìn)行“路”分析，即時(shí)域分析，在時(shí)域仿真軟件Hspice中搭建同步開關(guān)噪聲仿真電路，進(jìn)行時(shí)域仿真獲得同步開關(guān)噪聲波形，最好將仿真結(jié)果重新應(yīng)用到物理模型設(shè)計(jì)中，優(yōu)化布局布線設(shè)計(jì)。

圖2 同步開關(guān)噪聲仿真流程

3.1 頻域分析

信號(hào)傳輸?shù)膶?shí)質(zhì)是電磁場(chǎng)能量的傳輸過程。本設(shè)計(jì)選取了S1、S2、S3、S4和S5共 5個(gè)重要的信號(hào)通道，如圖3所示。每個(gè)信號(hào)通道分別由鍵合線、基板布線和通孔構(gòu)成。電源供電網(wǎng)絡(luò)Vdd以及參考平面GND也相應(yīng)地做了定義。

頻域仿真時(shí)，為了更好地體現(xiàn)LGA封裝中各個(gè)組件對(duì)信號(hào)的影響，將整個(gè)傳輸網(wǎng)絡(luò)分成鍵合線和基板布線網(wǎng)絡(luò)（含通孔）兩部分。仿真起始頻率均設(shè)置為1Hz，終止頻率設(shè)置為5GHz，仿真步長是10MHz。圖4和圖5分別為鍵合線和基板布線網(wǎng)絡(luò)得到的S參數(shù)，其中S21和S11分別定義為通道的插入損耗和回波損耗，定義S21=-1dB、S11=-10dB為參考標(biāo)準(zhǔn)，從圖4中曲線分析可得，在整個(gè)頻段內(nèi)，除電源通道的鍵合線部分的S21損耗稍大點(diǎn)外，其余信號(hào)通道的鍵合線部分的帶寬在-1dB之內(nèi)均大于3GHz。同樣，從圖5分析可得，與鍵合線的S參數(shù)相比，基板上所有信號(hào)布線的|S21|在整個(gè)5GHz的帶寬內(nèi)均小于0.4dB，S11在整個(gè)5GHz的帶寬內(nèi)均小于-15dB，損耗均很小。與高電感值的鍵合線相比，基板布線可以靈活地進(jìn)行阻抗設(shè)計(jì)，實(shí)現(xiàn)信號(hào)布線良好的阻抗匹配。此外，由于電源布線主要從電流密度分布的角度來考慮，采用了較寬的布線尺寸，在阻抗匹配上稍顯差點(diǎn)，但并不影響系統(tǒng)的性能。

圖3 選擇的通道

3.2 時(shí)域分析

在時(shí)域分析中，主要是通過搭建同步開關(guān)噪聲仿真電路來觀察同步開關(guān)噪聲波形。圖6是同步開關(guān)噪聲的仿真電路模型，主要由鍵合線和基板走線的S參數(shù)模型、驅(qū)動(dòng)器、接收器、直流電源Vdd、理想信號(hào)源Vin組成。驅(qū)動(dòng)器是由反相器組成，分別是Driver1、Driver2、Driver3、Driver4和Driver5。接收器由電阻組成，分別命名為R1、R2、R3、R4和R5。直流電源Vdd供電電壓為2.85V。

圖4 鍵合線的S參數(shù)

圖5 布線的S參數(shù)

圖6 同步開關(guān)噪聲仿真電路

將圖6所示的仿真電路模型描述為SPICE電路網(wǎng)表，然后將網(wǎng)表輸入到Hspice中完成時(shí)域仿真。輸入信號(hào)Vin，上升時(shí)間和下降時(shí)間設(shè)置為70ps，周期是5ns。模擬未添加去耦電容情況下5個(gè)驅(qū)動(dòng)器同時(shí)切換對(duì)SSN的影響，仿真的結(jié)果如圖7所示。從圖7中可以看出，穩(wěn)定的芯片供電直流電壓由于同步開關(guān)噪聲干擾而產(chǎn)生較大的起伏。Vin完成高低切換時(shí)產(chǎn)生的瞬間最大壓差達(dá)1.25V。這嚴(yán)重影響了封裝系統(tǒng)工作的可靠性。

圖7 未添加去耦電容時(shí)產(chǎn)生的同步開關(guān)噪聲波形

4 同步開關(guān)噪聲的抑制

減小同步開關(guān)噪聲已經(jīng)成為封裝和PCB設(shè)計(jì)中的難題之一。相關(guān)文獻(xiàn)已提出了一些抑制同步開關(guān)噪聲的方法：（1）添加去耦電容[9]；（2）優(yōu)化過孔位置[10]；（3）采用電磁間隙結(jié)構(gòu)（EBG）[11]。

本設(shè)計(jì)主要采用方法（1），即添加去耦電容來減少同步開關(guān)噪聲。

圖8 不同容值的去耦電容對(duì)SSN的抑制效果

通常，去耦電容的位置一般放置在基板中諧振明顯的波峰和波谷處。通過諧振分析，本例中去耦電容在基板上的位置如圖1所示。利用Hspice分別模擬容值為10pF、60pF和110pF的去耦電容對(duì)SSN的影響，去耦效果如圖8所示。從圖中分析可得，與未添加去耦電容的波形相比，添加10pF、60pF和110pF的去耦電容能夠明顯減少波峰和波谷的數(shù)量，波峰電壓值與標(biāo)準(zhǔn)輸入電壓的壓差分別減少到1.2V、0.48V和0.32V。由此可知，本設(shè)計(jì)中較大容值的去耦電容對(duì)SSN有較好的抑制作用，滿足設(shè)計(jì)要求，因此本設(shè)計(jì)選擇容值為110pF的電容作為去耦電容。

5 總結(jié)

本文分析了一種LGA封裝基板的同步開關(guān)噪聲特性，采用UPD工具建立封裝物理模型，然后采用PowerSI工具進(jìn)行電磁分析，提取S參數(shù)，最后利用HSPICE工具進(jìn)行同步開關(guān)噪聲仿真，同時(shí)提出了通過添加去耦電容來抑制同步開關(guān)噪聲的方法。仿真結(jié)果表明本設(shè)計(jì)中通過在基板上諧振明顯的位置添加110pF容值的去耦電容可以明顯減少波峰和波谷的數(shù)量，壓差減少至0.32V，滿足設(shè)計(jì)的要求。

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