ESD保護(hù)結(jié)構(gòu)中的SCR設(shè)計(jì)

黃昀荃，陳 衛(wèi)

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無(wú)錫，214035）

1 引言

CMOS集成電路隨著量產(chǎn)工藝的進(jìn)步，器件尺寸不斷縮小，以增進(jìn)集成電路的性能及運(yùn)算速度，以及降低每顆芯片的制造成本。但CMOS器件由于不斷縮小的器件尺寸，使得集成電路對(duì)靜電放電的防護(hù)能力下降很多。就算器件的尺寸不變，因工藝的變化，器件的ESD防護(hù)能力也大幅降低；即使把器件的尺寸加大，其ESD耐壓度也不一定能得到相應(yīng)的提升，反而由于器件尺寸增大使得布局面積也相應(yīng)增大，整個(gè)芯片大小也增大，其對(duì)靜電放電的承受能力嚴(yán)重下降，許多深亞微米CMOS集成電路產(chǎn)品都面臨這個(gè)棘手的問(wèn)題。但是，CMOS集成電路對(duì)靜電放電防護(hù)能力的規(guī)格卻沒(méi)有變化。

2 工藝的影響

現(xiàn)在工藝中普遍采用的LDD和Silicide等方法，對(duì)電路的ESD保護(hù)性能帶來(lái)負(fù)面影響。

在圖1中，NMOS器件有LDD結(jié)構(gòu)，LDD用來(lái)減低MOS的漏端在溝道下的電場(chǎng)強(qiáng)度分布，以克服因熱載子效應(yīng)所造成的I-V特性因長(zhǎng)時(shí)間使用而漂移的問(wèn)題。但這個(gè)LDD結(jié)構(gòu)做在MOS器件溝道的兩端，LDD深度只有約0.02μm，這等效于在漏端與源端形成兩個(gè)“尖端”，ESD放電作用類似于雷擊，“尖端放電”的現(xiàn)象便容易發(fā)生在LDD這個(gè)尖端結(jié)構(gòu)上，NMOS器件很容易便被ESD所破壞，即使NMOS器件在輸出設(shè)計(jì)中擁有很大的尺寸（W/L），其ESD防護(hù)能力在HBM測(cè)試下仍常低于1000V。

圖1 NMOS中的LDD結(jié)構(gòu)

Silicide是0.35μm（含以下）的CMOS標(biāo)準(zhǔn)工藝，主要目的在于降低MOS器件在漏端與源端的串聯(lián)電阻Rd及Rs。在沒(méi)有Silicide的CMOS工藝下，N+的阻值約30Ω～40Ω/□，但在有Silicide的工藝下，其阻值下降到約1Ω～3Ω/□，由于擴(kuò)散層的電阻大幅降低，使得MOS器件的操作速度可以有效提升，因而使CMOS技術(shù)可以做到更高頻率的應(yīng)用。Silicide技術(shù)在0.35μm（含以下）的CMOS工藝中已屬于標(biāo)準(zhǔn)配備。

但當(dāng)有Silicide的MOS器件被用來(lái)做輸出級(jí)的器件時(shí)，由于其Rd與Rs都很小，ESD電流很容易便經(jīng)由PAD傳導(dǎo)到MOS器件的LDD結(jié)構(gòu)，一下子就因LDD做“尖端放電”而把MOS器件破壞掉，因此0.35μm工藝的MOS器件，其ESD防護(hù)能力大幅度下滑，制作再大尺寸（W/L）的器件當(dāng)輸出級(jí)也無(wú)法有效提升其ESD防護(hù)能力。

綜上所述，隨著工藝進(jìn)步，ESD保護(hù)越來(lái)越困難，以前的ESD保護(hù)電路的效率下降，逐漸難以滿足需要。隨著設(shè)計(jì)的日益完善，場(chǎng)管（FOD）、ggNMOS（FPD）、GCNMOS等保護(hù)器件的防護(hù)能力進(jìn)一步提高，但仍無(wú)法滿足更高的ESD需求，這時(shí)我們把目光投向了SCR器件。

3 ESD器件I-V曲線

在研究ESD器件前，我們先來(lái)關(guān)注一下器件的電特性表現(xiàn)，以利于后面說(shuō)明器件物理表現(xiàn)和對(duì)電路工作過(guò)程進(jìn)行分析。兩類典型的ESD的I-V特性曲線如圖2所示，分別為簡(jiǎn)單的開(kāi)啟曲線a和折轉(zhuǎn)效應(yīng)SNAP BACK曲線b，后者是ESD保護(hù)器件的工作曲線，其對(duì)電流的處理能力更強(qiáng)。

ESD保護(hù)器件在曲線中經(jīng)歷幾個(gè)過(guò)程。首先是保護(hù)器件處于高阻狀態(tài)，電路不導(dǎo)通，沒(méi)有電流通過(guò)保護(hù)器件。隨著電壓升高，到達(dá)雪崩擊穿，是器件的一次擊穿，觸發(fā)了ESD保護(hù)器件啟動(dòng)，它的觸發(fā)電壓和觸發(fā)電流是Vt1和It1。然后器件立即轉(zhuǎn)折進(jìn)入負(fù)阻區(qū)，電壓大幅降低。保護(hù)器件進(jìn)入低阻狀態(tài)，電壓基本保持在Vh，保持電流Ih大幅增加，形成電流瀉放。隨著電流和電壓的增加，器件到達(dá)二次擊穿點(diǎn)（Vt2，It2），器件最終失效，節(jié)的擊穿不可恢復(fù)。

圖2 兩類典型ESD的I-V特性曲線

ESD保護(hù)器件性能需要考慮的是減小觸發(fā)點(diǎn)Vt1，使得觸發(fā)難度降低；增加It2，即導(dǎo)通狀態(tài)時(shí)加大電流導(dǎo)通能力；另外適當(dāng)提高Vh，可以提高抗干擾性。

4 SCR電路

4.1 SCR原理

硅控整流器SCR器件在單位布局面積下具有很高的ESD防護(hù)能力。利用這種特殊器件，CMOS IC的ESD防護(hù)能力能夠在只占用到較小的布局面積下即可有效地大幅提升，而不需要用到工藝上的額外處理。其作為一種被廣泛認(rèn)識(shí)的晶閘管器件用于功率器件中，它有從極高阻到極低阻的切換能力。所以合理設(shè)計(jì)的SCR是非常高效的ESD保護(hù)器件。

圖3是一個(gè)簡(jiǎn)單的橫向SCR剖面圖。其中n-well中的P+是正極，p-well中的N+是負(fù)極，從正極到負(fù)極有P+、n-well、p-well、N+形成的PNPN結(jié)構(gòu)。SCR可以看成兩個(gè)三極管，T1管是PNP管，E、B、C分別是P+、n-well、p-well，T2管是NPN管，E、B、C分別是N+、p-well、n-well。使用時(shí)負(fù)極接地，正極接ESD電壓。

圖4是I-V曲線。當(dāng)電壓V超過(guò)Vtrig后，PNP的EB節(jié)正向?qū)?，PNP打開(kāi)，電流通過(guò)PNP流入p-well，NPN打開(kāi)。然后，流過(guò)n-well的電流提供了PNP的正向偏置，正極電壓不再需要提供給PNP偏置用，所以V減小，結(jié)果進(jìn)入負(fù)電阻區(qū)域。接著PNP提供了大量電流供NPN正向偏置，V保持在最小電壓Vh。橫向PNP和NPN的基極B的寬度也就是正負(fù)極間距L，決定了Vh。

圖3 簡(jiǎn)單橫向SCR剖面圖

圖4 I-V曲線

SCR的等效電路圖表明，SCR進(jìn)入鎖定狀態(tài)時(shí)必須滿足βnpn·βpnp≥1。在SCR的其他重要參數(shù)中，Itrig受Rp-well影響，Vh依賴于L和Rn-well（一般在2V～5V，亞微米在1V～2V）。

在SCR處于導(dǎo)通狀態(tài)時(shí)，和導(dǎo)致CMOS Latchup問(wèn)題的結(jié)構(gòu)相同，電阻大約可到1Ω，是理想的ESD防護(hù)器件，其能在最小的布局面積下提供最高的ESD防護(hù)能力。在我們一般的ESD保護(hù)器件的SCR設(shè)計(jì)中，在低電流狀態(tài)時(shí)，NPN的增益大于PNP，并且NPN的打開(kāi)比PNP更易實(shí)現(xiàn)。Vtrig是受n-well和襯底的p-well的雪崩擊穿電壓決定的，大約30V～50V，而Itrig如前所述。我們可以通過(guò)減小正負(fù)極間距L減小Vtrig。SCR的ESD性能在非Silicide工藝下好于Silicide工藝下，但由于性能非常優(yōu)異，以至于這個(gè)差別并不重要了。

4.2 MLSCR電路

SCR的Vtrig等效于CMOS工藝下n-well與P-substrate的節(jié)擊穿電壓。由于n-well具有較低的摻雜濃度，因此其節(jié)擊穿電壓高達(dá)30V～50V（依工藝而定）。具有如此高的節(jié)擊穿電壓，使得SCR啟動(dòng)并不容易，修改設(shè)計(jì)把高濃度注入做在n-well邊界的表面，使得節(jié)由N-和P-變成N+和P-，擊穿電壓得到有效降低，這就形成了MLSCR。MLSCR的啟動(dòng)電壓Vtrig大概在20V左右，比SCR更易啟動(dòng)。MLSCR剖面圖見(jiàn)圖5。

圖5 MLSCR剖面圖

4.3 LVTSCR電路

將MLSCR中的Y部分變成一個(gè)薄氧化層的短溝道NMOS器件，便形成了LVTSCR器件。換一種表述方式，用PNPN四層表示SCR，LVTSCR的示意圖如圖6。LVTSCR器件的導(dǎo)通原理是：當(dāng)其內(nèi)嵌的短溝道NMOS器件發(fā)生擊穿時(shí)，引發(fā)電流自其漏極流向P-substrate，這會(huì)引起電流自n-well流向P-substrate，因而觸發(fā)了SCR器件的導(dǎo)通。由于NMOS的加入，LVTSCR的Vtrig進(jìn)一步降低到10V左右，性能得到提高。圖7是LVTSCR的剖面圖。為了防止LVTSCR器件在CMOS IC正常工作情形下被導(dǎo)通，其內(nèi)含的NMOS器件的柵極必須要連接到地，以保持該NMOS器件平時(shí)是關(guān)閉的。LVTSCR器件使得CMOS IC在深亞微米工藝技術(shù)下的ESD防護(hù)能力得以大幅提升，且不需要額外的工藝處理，但其缺點(diǎn)是不容易設(shè)計(jì)，要有一定的經(jīng)驗(yàn)才能夠?qū)⑦@個(gè)寄生器件的缺點(diǎn)（造成CMOS Latchup）轉(zhuǎn)化成ESD防護(hù)上的優(yōu)勢(shì)。

圖6 LVTSCR示意圖

4.4 SCR組合保護(hù)電路

4.4.1 組合保護(hù)原理

因?yàn)镾CR器件要到較高電壓才導(dǎo)通，在ESD電壓尚未升到Vtrig之前，此SCR器件是關(guān)閉的，這時(shí)SCR器件所要保護(hù)的內(nèi)部電路可能早就被ESD電壓破壞了，所以僅僅有SCR保護(hù)電路是不夠的。SCR作為主要保護(hù)電路還需要和二級(jí)保護(hù)電路相結(jié)合才能有效地保護(hù)內(nèi)部電路。以前的ESD保護(hù)電路結(jié)構(gòu)有場(chǎng)管（厚氧器件TOD）和柵接地的GGNMOS（利用漏區(qū)二極管，也叫場(chǎng)板二極管FPD）以及隔離電阻的組合。電路電壓首先使FPD節(jié)擊穿，ESD電壓是通過(guò)隔離電阻降壓到FPD的，所以TOD上也就是PAD上的電壓繼續(xù)上升，到達(dá)TOD觸發(fā)點(diǎn)使TOD啟動(dòng)，通過(guò)能力更強(qiáng)的TOD釋放電流，達(dá)到保護(hù)內(nèi)部電路的目的。但隨著LDD等工藝的加入，TOD-R-FPD的保護(hù)電路效率下降，不再使用。

圖7 LVTSCR的剖面圖

圖8 TOD-R-FPD保護(hù)電路

SCR加上第二級(jí)保護(hù)電路，形成SCR-R-FPD組合結(jié)構(gòu)。利用適當(dāng)?shù)脑O(shè)計(jì)，在第二級(jí)保護(hù)電路未被ESD破壞之前，SCR器件能夠被觸發(fā)導(dǎo)通來(lái)排放ESD電流，只要SCR器件一導(dǎo)通，其低保持電壓（Vh）便會(huì)將ESD電壓箝制在很低的電位，從而有效地保護(hù)內(nèi)部電路。但是第二級(jí)保護(hù)電路需要正確設(shè)計(jì)才能達(dá)到上述目的，另外第二級(jí)保護(hù)電路會(huì)占用額外的布局面積，這使得在pad附近的Layout會(huì)變得較復(fù)雜。

4.4.2 隔離電阻

隔離電阻是隔在SCR和FPD之間的電阻，它對(duì)FPD起到了保護(hù)作用。隔離電阻設(shè)計(jì)可以遵照以下公式。

R是隔離電阻值，Vtrig是SCR觸發(fā)電壓，Vsp是FPD保持電壓，It2是FPD二次擊穿電流。

注入電阻通常用來(lái)做隔離電阻。但注入電阻也是到襯底的寄生二級(jí)管，這個(gè)電阻也會(huì)發(fā)生節(jié)擊穿從而被損壞。正因?yàn)檫@樣，注入電阻必須有較大的面積來(lái)實(shí)現(xiàn)對(duì)自身的保護(hù)，并且在電阻上覆蓋低濃度的well，以抑制節(jié)擊穿，這進(jìn)一步加大了面積。多晶電阻也可以做隔離電阻。多晶熱傳導(dǎo)效率低，它的熱絕緣性容易導(dǎo)致有功耗的情況下?lián)p壞，使ESD水平降低。

4.4.3 二級(jí)保護(hù)電路

注入電阻DIFF R和FPD組合結(jié)構(gòu)的電路圖和剖面圖見(jiàn)圖9。在此結(jié)構(gòu)中，F(xiàn)PD可以對(duì)注入電阻起到保護(hù)作用，如果FPD去掉，電流將全部通過(guò)注入電阻的二極管節(jié)流入襯底。因而注入電阻DIFF R和FPD組合結(jié)構(gòu)保護(hù)等級(jí)比單純電阻的保護(hù)等級(jí)更高。當(dāng)然注入電阻的尺寸仍對(duì)失效等級(jí)有影響，但尺寸無(wú)需增加太大，需要和FPD能力做適當(dāng)配合。另外，注入電阻損壞開(kāi)始發(fā)生在電阻體內(nèi)，不能被電測(cè)試方法發(fā)現(xiàn)，直到FPD短路才顯現(xiàn)，所以注入電阻設(shè)計(jì)引起的失效等級(jí)變化還是比較難以測(cè)量的。

圖9 注入電阻DIFF R和FPD組合結(jié)構(gòu)的電路圖和剖面圖

多晶電阻和FPD組合結(jié)構(gòu)的電路圖和剖面圖見(jiàn)圖10。在此結(jié)構(gòu)中，需要解決的是多晶電阻的熱損壞問(wèn)題。另外沒(méi)有SCR而只看二級(jí)保護(hù)電路的性能時(shí)，有無(wú)多晶電阻和FPD一起，ESD性能無(wú)明顯影響。而多晶電阻太大也對(duì)二級(jí)保護(hù)電路有不利影響。

圖10 多晶電阻和FPD組合結(jié)構(gòu)的電路圖和剖面圖

4.4.4 組合保護(hù)電路性能

組合保護(hù)電路的ESD防護(hù)能力較強(qiáng)，除了沒(méi)有隔離電阻的結(jié)構(gòu)，其他結(jié)構(gòu)的ESD等級(jí)都基本大于6kV。從表1的數(shù)據(jù)可以看出，沒(méi)有SCR而只有二級(jí)電路時(shí)，ESD防護(hù)能力有限。在加入了SCR的組合保護(hù)電路中，一方面二級(jí)電路要足以使SCR結(jié)構(gòu)啟動(dòng)；另一方面，由于SCR的啟動(dòng)，二級(jí)電路對(duì)ESD的貢獻(xiàn)相對(duì)減弱，但整體的保護(hù)能力依然良好。SCR-DIFF R-FPD組合結(jié)構(gòu)的電路圖和剖面圖見(jiàn)圖11。SCR-Poly R-FPD組合結(jié)構(gòu)的電路圖和剖面圖見(jiàn)圖12。

表1 組合保護(hù)電路ESD防護(hù)能力

圖11 SCR-DIFF R-FPD組合結(jié)構(gòu)的電路圖和剖面圖

圖12 SCR-Poly R-FPD組合結(jié)構(gòu)的電路圖和剖面圖

5 LVTSCR電路設(shè)計(jì)舉例

LVTSCR電路及其組合保護(hù)電路的設(shè)計(jì)需要考慮多方面問(wèn)題，除了前面敘述的問(wèn)題，還要考慮到電路以及版圖通用性，另外電路需通過(guò)設(shè)計(jì)技巧進(jìn)一步提升性能。

5.1 LVTSCR結(jié)構(gòu)圖形調(diào)整

先從LVTSCR的結(jié)構(gòu)來(lái)看。LVTSCR器件的導(dǎo)通是利用當(dāng)其短溝道NMOS器件發(fā)生擊穿時(shí)，引發(fā)電流自其N+漏極流向P-襯底，再?gòu)腜+襯底接觸流到接地端。因NMOS的漏極跨在n-well和P-襯底，它的電流會(huì)引起電流自n-well流向P襯底，也因而觸發(fā)了SCR器件的導(dǎo)通。

我們看一下普通的ggNMOS擊穿過(guò)程。首先，大量的正電荷聚集在漏端，一定的正電荷通過(guò)漏端和P-襯底之間反偏的PN結(jié)轉(zhuǎn)移至P-襯底，這部分正電荷聚集到同為P型材料的P+接觸端，轉(zhuǎn)移到地。第二步，聚集到襯底的正電荷，使得與源端的PN結(jié)導(dǎo)通，由此導(dǎo)通寄生的三極管。第三步，寄生三極管被打開(kāi)，大量正電荷通過(guò)柵下面的區(qū)域迅速由漏端轉(zhuǎn)移到源端。聚集的正電荷得以快速瀉放到地。LVTSCR器件的短溝道NMOS器件擊穿過(guò)程和ggNMOS擊穿過(guò)程完全一樣。

從上面看來(lái)，使短溝道NMOS器件更易觸發(fā)是LVTSCR器件的關(guān)鍵，而NMOS觸發(fā)關(guān)鍵是“漏極-襯底-接觸-地”通路。圖13（a）是前面介紹過(guò)的LVTSCR剖面圖，（b）是修改過(guò)的結(jié)構(gòu)剖面圖。圖中的距離A反映了NMOS的觸發(fā)能力，圖13（b）比圖13（a）的A短，更易觸發(fā)。

圖13 修改結(jié)構(gòu)剖面圖對(duì)比

圖13（b）將B處的P+和N+距離縮小到連接在一起，原來(lái)圖13（a）的P+和N-的節(jié)電壓減小到圖13（b）的P+和N+的節(jié)電壓，進(jìn)一步降低了觸發(fā)電壓Vtrig。

由于改變后的保護(hù)電路進(jìn)入低阻態(tài)靈敏度很高，抗干擾能力相應(yīng)下降，保護(hù)電路可能在電路正常工作中因?yàn)橐馔庖蛩剡M(jìn)入鎖定狀態(tài)，所以在圖中C處做了調(diào)整，圖14增大了Rn-well，使得Vh抬高一些，提高抗干擾性。這個(gè)處理會(huì)對(duì)保護(hù)性能有所削弱，但LVTSCR本身性能很好，所以可以接受。圖14是修改過(guò)后的LVTSCR的版圖。

圖14 修改后的LVTSCR版圖

5.2 二級(jí)保護(hù)設(shè)計(jì)

二級(jí)保護(hù)分兩組。一組是多晶隔離電阻和FPD構(gòu)成的保護(hù)電路，主要用于對(duì)輸入電路的保護(hù)，見(jiàn)圖15。另一組是注入隔離電阻構(gòu)成的保護(hù)電路，主要用于對(duì)輸出電路的保護(hù)，見(jiàn)圖16，由于輸出電路本身可以看成FPD，所以也構(gòu)成了完整的二級(jí)保護(hù)電路。在輸入電路上用多晶隔離電阻，寄生性較小，可以提供更好的RC特性。在輸出電路上用注入隔離電阻不用多晶隔離電阻，是因?yàn)橛泄陌l(fā)生，避免多晶隔離電阻的熱損壞。在輸出電路上用注入隔離電阻，要保證輸出參數(shù)，注入隔離電阻值要小，另外注入隔離電阻本身避免ESD損壞版圖尺寸卻不能小，所以設(shè)計(jì)成插指型并聯(lián)電阻，阻值為R/n，n為并聯(lián)個(gè)數(shù)。

圖15 多晶隔離電阻和FPD構(gòu)成的保護(hù)電路

圖16 注入隔離電阻構(gòu)成的保護(hù)電路

5.3 雙向保護(hù)

圖中對(duì)電源方向的保護(hù)只采用了反偏的二級(jí)管保護(hù)，是簡(jiǎn)化了保護(hù)電路的設(shè)計(jì)，增加可靠性。如果要想進(jìn)一步增強(qiáng)這個(gè)方向的保護(hù)性能，把現(xiàn)在對(duì)地的LVTSCR結(jié)構(gòu)做個(gè)對(duì)稱的結(jié)構(gòu)，增加一組到電源，器件的類型也都要反過(guò)來(lái)。這樣保護(hù)電路就形成了互補(bǔ)式LVTSCR結(jié)構(gòu)，具有了正負(fù)雙向的近似保護(hù)能力，但這樣也增加了設(shè)計(jì)的復(fù)雜性和難度。

6 結(jié)束語(yǔ)

SCR電路設(shè)計(jì)有一定的復(fù)雜性，工藝關(guān)鍵參數(shù)和設(shè)計(jì)的圖形尺寸都會(huì)極大地影響電路特性，簡(jiǎn)單的復(fù)制并不一定能達(dá)到理想效果。因此，設(shè)計(jì)時(shí)一定要著重考慮特定工藝條件，并且盡量擺脫工藝敏感性。所有這些都需要我們進(jìn)一步探索，通過(guò)不斷實(shí)踐達(dá)到更高目標(biāo)。

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