可抑制直流偏移的軟啟動式單相鎖頻環(huán)

摘要：針對傳統(tǒng)的鎖頻環(huán)無法抑制電網(wǎng)電壓直流偏移問題，提出一種基于直流偏移抑制環(huán)路的鎖頻環(huán)結構；為提高鎖頻環(huán)在啟動期間和相位跳變下的動態(tài)性能，對傳統(tǒng)鎖頻環(huán)結構進行改進以降低鎖頻環(huán)的頻率估計器環(huán)路增益，實現(xiàn)快速平滑的相角跳變跟蹤；最終提出一種可抑制電網(wǎng)電壓直流偏移的軟啟動式單相鎖頻環(huán)。仿真分析和實驗結果表明，所提結構具有良好的穩(wěn)態(tài)特性和動態(tài)特性。

關鍵詞：光伏發(fā)電；頻率估計；同步；抑制直流分量；軟啟動

中圖分類號：TM46 文獻標志碼：A

0引言

光伏發(fā)電系統(tǒng)將太陽能轉化為電能，既增加了電能儲備量，也實現(xiàn)了能源的可再生利用，是新能源發(fā)電系統(tǒng)的重要組成1。光伏發(fā)電系統(tǒng)并網(wǎng)運行要求準確獲取電網(wǎng)電壓的同步信息以保證設備的穩(wěn)定并網(wǎng)和安全運行2]。目前，應用最為廣泛的電網(wǎng)電壓信息同步方法有鎖相環(huán)（phase-locked loop，PLL）技術和鎖頻環(huán)（frequency-locked loop，F(xiàn)LL）技術。鎖頻環(huán)可有效跟蹤電網(wǎng)電壓的頻率信息，進而實現(xiàn)電網(wǎng)電壓相位及幅值信息的準確跟蹤，其研究和應用得到越來越多關注[3。

基于二階廣義積分器（second order generalized integrator，SOGI）的鎖頻環(huán)是一種常用的鎖頻環(huán)結構[4，輸入信號通過SOGI輸出兩路正交信號，其中一路作為反饋得到電壓誤差信號，將電壓誤差信號送入FLL輸出估計頻率；同時檢測電網(wǎng)頻率與估計頻率之間的誤差作為反饋，通過對頻率進行跟蹤調(diào)節(jié)實現(xiàn)電網(wǎng)電壓頻率的同步。電網(wǎng)處于非理想工況下時，SOGI-FLL的跟蹤性能會受到嚴重影響：如短路、電流互感器飽和、半波整流和分布式發(fā)電系統(tǒng)的直流偏移注入會導致電網(wǎng)電壓中產(chǎn)生直流偏移[5]。傳統(tǒng)SOGI-FLL無法抑制直流偏移，導致輸出電壓無法準確提取基波電壓；當電網(wǎng)發(fā)生相角跳變時，傳統(tǒng)SOGI-FLL跟蹤速度變慢，動態(tài)過程會影響頻率信息的穩(wěn)定性。

針對非理想電網(wǎng)工況，許多文獻對鎖頻環(huán)結構進行了改進。針對直流分量抑制問題，文獻[6]從信號處理的角度濾除直流分量，但這種方法在并網(wǎng)系統(tǒng)的適用性需進一步研究；文獻[7]提出一種同步信號檢測方法，但其主要依賴于正弦幅值積分器正負頻率的選頻特性，應用范圍有待擴展；文獻[8]提出使用梳狀濾波器，將輸入信號延遲一個周期，減去原始信號的梳狀濾波器，這樣的濾波器可去除直流分量和諧波，但其計算量較大，數(shù)字實現(xiàn)較復雜；文獻[9]分析了針對鎖相環(huán)直流偏移問題的5種方法，并分析了這些方法的優(yōu)缺點，將其應用到鎖頻環(huán)時的適用性和有效性有待研究；文獻[10]提出一種可用于鎖相環(huán)和陷波濾波器的抑制直流分量結構，結構簡單魯棒性較好，但其動態(tài)性能有待驗證；文獻[11]基于一階系統(tǒng)視角研究了基于廣義積分器的濾波器結構，并提供了改進廣義積分濾波器結構的路徑。同時，相角跳變時電網(wǎng)電壓頻率將發(fā)生瞬變，并會在頻率估計和同步信息獲取時造成延遲，文獻[12]提出一種電網(wǎng)不平衡和畸變條件下的多諧振鎖頻環(huán)技術，但相角跳變工況下鎖頻環(huán)的性能有待驗證；文獻[13]提出一種啟動階段可抑制頻率振蕩的鎖相環(huán)技術，將其應用到鎖頻環(huán)時的有效性有待研究；文獻[14]綜述提單相鎖頻環(huán)技術發(fā)展現(xiàn)狀，鎖頻環(huán)在啟動階段/相角跳變時的動態(tài)性能提升問題有待研究。

本文以抑制電網(wǎng)中的直流偏移，提高鎖頻環(huán)在啟動期間和相位跳變時的動態(tài)性能為目的，對鎖頻環(huán)結構進行改進：本文首先介紹SOGI-FLL數(shù)學模型；然后提出可抑制直流偏移的鎖頻環(huán)結構，以及在啟動期間和相角跳變時提高其動態(tài)性能的鎖頻環(huán)結構，并將抑制直流偏移與軟啟動結合以實現(xiàn)單相鎖頻環(huán)更優(yōu)的穩(wěn)態(tài)與動態(tài)性能。最后，基于Matlab/Simulink進行仿真分析，并搭建實驗樣機驗證本文設計鎖頻環(huán)結構的正確性與有效性。

1 SOGI-FLL數(shù)學模型

1.1基于二階廣義積分器的正交信號發(fā)生器

由于廣義積分器（generalized integrator，GI）不能進行自適應濾波，為了實現(xiàn)頻率自適應跟蹤，一種基于二階廣義積分器的正交信號發(fā)生結構（SOGI quadrature signal generator，SOGI-QSG）被提出11，其結構如圖1所示。SOGI的傳遞函數(shù)可定義為：

式中：v——SOGI的α軸估計電壓，V;k——比例環(huán)節(jié)的增益；e——？。與輸入電壓v的誤差，V;wn——SOGI的諧振頻率，rad/s。

圖1結構就是在SOGI前加入一個比例環(huán)節(jié)k后閉環(huán)構成的，它的閉環(huán)傳遞函數(shù)可定義為：

式中：0g——SOGI的β軸估計電壓。

根據(jù)式（2）可看出Ga（s）是一個帶通濾波器，對頻率為w的信號幅值響應為1，相位響應為0，能準確跟蹤頻率為w。的信號。根據(jù)式（3）可看出Gg（S）是一個低通濾波器，截止頻率為w，對應的相位為-90°，可獲得滯后輸入信號90°的信息。兩個輸出信號之比更易反映正交性，其傳遞函數(shù)為：

當輸入信號的頻率固定或十分接近標準頻率時，SOGI-QSG可精準構造輸入信號的基波分量及其正交信號。

1.2二階廣義積分器的鎖頻環(huán)（SOGI-FLL）

SOGI-FLL的控制原理如圖2所示。SOGI-FLL可使SOGI的中心頻率適應頻率變化，并在標準和非標準頻率下均可準確提取輸入信號的基波分量及其正交信號。

輸入信號可定義為：

SOGI的兩個輸出信號可表示為：

式中：v——輸入信號的幅值，V;0=？。odr+φ——輸入信號的相角，（°）;w——角頻率，rad/s;φ——初相角，（°）;^——估計值。

此時估算電壓幅值和相位分別為：

采用梯度下降法[5將輸出信號的頻率導向輸入信號，定義誤差函數(shù)為：

頻率估計量的微分函數(shù)為：

式中：λ——決定收斂速度的控制參數(shù)。

在式（11）中變量t影響頻率估計值的穩(wěn)定性，忽略t ，有：

把式（5）～式（7）代入式（12），得：

忽略雙頻部分可得：

從式（14）可看出頻率估計量的動態(tài)變化依賴于輸入信號的幅值，一旦V變化，頻率估計量也會隨之變化，為了避免這個參數(shù)對結果產(chǎn)生影響，把幅值歸一化部分加入到SOGI-FLL中，其結構如圖3所示。

頻率估計值的微分方程可表示為：

1.3模型建立及參數(shù)整定

由于一階線性時不變模型（first-order linear time-invariant model，first-order LTI model）精度相當差，不能準確預測SOGI-FLL平均動態(tài)變化，所以選取二階線性時不變模型（second-order LTI model），其結構如圖4所示。

通過假設準鎖定狀態(tài)，V≈V、ω≈w、θ≈0、定義V=Va+△？、V=V+△V、ω=wa+△o、w=w。+△w、θ=0。+△θ，0=0。+△θ、下標n表示標準值，△代表小擾動。

1.4整定控制參數(shù)

從圖4可得到SOGI-FLL主要傳遞函數(shù)為：

利用式（16）～式（18）和SOGI-QSG的傳遞函數(shù)可以很好地完成SOGI-FLL的參數(shù)整定過程。經(jīng)研究發(fā)現(xiàn)，k值越小濾波效果越好，但會使系統(tǒng)的動態(tài)響應速度變慢。選取k=√2時，能夠最好地權衡設定時間和提取基波分量與其正交版本的過沖151。

式（17）和式（18）的特征多項式均為：

式中：ζ——阻尼因子；w′——固有頻率；ζ=1/√2通常被推薦作為文獻中最佳阻尼系數(shù)，選取此系數(shù)，λ可表示為：

標準電網(wǎng)頻率為50 Hz，w。為100π，k=√2時可得λ=49348。

2可抑制直流分量的軟啟動式SOGI-FLL

2.1可抑制直流分量的SOGI-FLL

直流增益即系統(tǒng)處于穩(wěn)態(tài)下輸出信號對固定直流輸入信號的增益。從式（2）中可看出，Ga（0）=0，SOGI-QSG的α軸傳遞函數(shù)G？（0）的直流增益為零，說明在SOGI-QSG輸入中存在直流分量時，α軸輸出不存在任何直流分量。然而G？（0）=k，即SOGI-QSG的β軸的直流增益等于k。因此，假設SOGI-QSG輸入中的直流偏移量為V。，那么在穩(wěn)態(tài)下，β軸輸出中就會出現(xiàn)一個等于kV？的直流分量。這個直流分量會導致在相位、頻率和振幅上的估計值出現(xiàn)基頻振蕩誤差。為了抑制直流分量擾動對鎖頻環(huán)性能的影響，同時為了對該分量進行估計，基于梯度下降法修改SOGI-FLL結構。

假設SOGI-FLL輸入信號為：

定義代價函數(shù)為：

把梯度下降法應用到式（22）可得：

k。是一個常數(shù)，它可以調(diào)整直流偏移估計的速度。基于式（23），可在標準SOGI-FLL中添加一個直流偏移量估計/抑制環(huán)路，如圖5所示。

直流偏移抑制環(huán)路由兩部分組成，一個比例環(huán)節(jié)和一個積分器；以誤差e作為輸入，經(jīng)過比例積分環(huán)節(jié)同V相加后再反饋回去與輸入電壓做差，每次反饋都會對直流部分進行估計調(diào)節(jié)直至完全去除直流分量。

k。取值不同時鎖頻環(huán)抑制直流效果也不同，為了研究ko的較優(yōu)取值，對圖5結構進行仿真，分析不同ko對直流去除效果的影響。

取輸入信號為v=100 cos（100πt）+20的平衡信號。分別對k。選取30、40、50、60、70、80、90，比較可抑制直流分量的鎖頻環(huán)（SOGI-FLL with DC component vejectioncapability，SOGI-FLL-WDCRC）的V2波形，分析k。值不同時改進后的鎖頻環(huán)抑制直流分量的性能，V2波形如圖6所示。鎖頻環(huán)抑制直流分量至穩(wěn)態(tài)的調(diào)節(jié)時間見表1。

通過圖6和表1可發(fā)現(xiàn)，k。取值越大，V2峰值越小，抑制直流分量的動態(tài)過程對電網(wǎng)電壓的沖擊越??；V2越快恢復，F(xiàn)LL調(diào)頻時的幅值歸一化部分結果越準確。k。取50、60時調(diào)節(jié)時間最短，電壓在0.044 s左右即可完全抑制直流分量且達到穩(wěn)態(tài)；且ko=60時，？2峰值約在120000 V2，比ko=50時小；綜上，k。取值為60時鎖頻環(huán)抑制直流分量性能最佳。

2.2可軟啟動的SOGI-FLL

在SOGI-FLL中，頻率和相位之間存在一個耦合變量，所以在啟動或相位跳變期間，估計的頻率會經(jīng)歷一個較大的虛假變化。式（15）是SOGI-FLL頻率估計器的微分方程，也證實了這一事實。當相位誤差很小時，驅動頻率估計器積分器的信號@與相位誤差信號近似成正比。

為了提高SOGI-FLL在啟動期間和相角跳變時的動態(tài)性能，實現(xiàn)快速平滑的相角跳變跟蹤，修改其頻率更新規(guī)律，如式（24）所示。

在幅值歸一化前√2與ye2相加，在啟動和相位跳躍過程中，可使鎖頻環(huán)的頻率估計器環(huán)路增益降低，減輕頻率的突變，防止估計頻率產(chǎn)生較大的虛假變化；減少了相角和頻率變量的耦合，與傳統(tǒng)鎖頻環(huán)相比，可以更快且更平滑地估計頻率和相角這兩個變量，產(chǎn)生更快、更平滑的瞬態(tài)響應，而ye2即為軟啟動部分。修改后的結構如圖7所示。

修改后的鎖頻環(huán)為可軟啟動的鎖頻環(huán)（SOGI-FLL withsoftstartup，SOGI-FLL-WSS）。其原理在于減少相角與頻率變量的耦合和降低FLL的環(huán)路增益。取輸入信號為v=311 cos（100πt）的平衡信號，在t=0.1s時相角階躍+30°，SOGI-FLL-WSS與SOGI-FLL對比的ω波形如圖8所示。

從圖8可看出，SOGI-FLL-WSS在啟動階段時ω變化緩慢且平穩(wěn)，而SOGI-FLL的ω經(jīng)歷了一個較大的虛假變換，偏差達到標準值的42%;0.1s時發(fā)生30°的相角跳變，SOGI-FLL的ω最大偏差約為SOGI-FLL-WSS的1.8倍，SOGI-FLL-WSS不僅實現(xiàn)了軟啟動而且在發(fā)生相角跳變時動態(tài)性能更佳。

2.3可抑制直流分量的軟啟動式鎖頻環(huán)

SOGI-FLL-WDCRC實現(xiàn)了抑制直流的功能，但加上直流抑制回路后，在相角跳變時誤差e波動會變大、恢復穩(wěn)態(tài)不夠快速，可對SOGI-FLL-WDCRC進一步優(yōu)化結構；而SOGI-FLL-WSS則可優(yōu)化鎖頻環(huán)相角跳變時的動態(tài)性能，但不能實現(xiàn)直流分量的抑制；二者互相取長補短，結合后能實現(xiàn)更佳的鎖頻性能，既可抑制直流分量又可實現(xiàn)更好的動態(tài)性能，結構如圖9所示。

圖9所示結構即為可抑制直流偏移的軟啟動式鎖頻環(huán)（soft-startup SOGI-FLL with DC component rejection capability，SS-SOGI-FLL-WDCRC），其估計頻率微分方程與式（24）相同。

SS-SOGI-FLL-WDCRC由4部分構成：SOGI、FLL、抑制直流部分、軟啟動部分（ye2）;輸入信號v流經(jīng)SOGI產(chǎn)生兩路正交信號，o。作為反饋；e流經(jīng)直流估計部分，經(jīng)過一個比例積分環(huán)節(jié)與v。相加后再與v做差得到電壓誤差信號e，由此構成閉環(huán)；將e輸入FLL，F(xiàn)LL輸出估計頻率，檢測電網(wǎng)頻率與估計頻率之間的誤差作為反饋；在幅值歸一化前V2加ye2以減少頻率與相角耦合，降低頻率突變；通過對頻率進行跟蹤調(diào)節(jié)實現(xiàn)了電網(wǎng)電壓頻率的同步。

3仿真與實驗結果

3.1仿真分析

為驗證本文所提的可抑制直流分量的軟啟動式單相鎖頻環(huán)（SS-SOGI-FLL-WDCRC）的可行性和有效性，基于Matlab/Simulink進行仿真分析。選取電網(wǎng)電壓幅值為311 V，頻率為50 Hz，鎖頻環(huán)具體參數(shù)見表2。設置4個測試工況來測試4種不同鎖頻環(huán)的動態(tài)性能和穩(wěn)態(tài)性能，為充分考查鎖頻環(huán)抑制直流分量和軟啟動/平緩快速相角跳變的能力，4種工況均直接啟動。

當鎖頻環(huán)啟動且達到穩(wěn)態(tài)，在50 ms時向電網(wǎng)電壓注入直流分量0.1 pu（電網(wǎng)電壓額定幅值的10%）。在150 ms時，分別發(fā)生：電網(wǎng)電壓相角階躍+30°;電網(wǎng)電壓頻率階躍+5 Hz;電網(wǎng)電壓幅值跌落10%;綜合故障（電網(wǎng)電壓相角階躍+30°，頻率階躍+5 Hz，電壓幅值跌落10%）;運行至300 ms。

4種工況的仿真測試均可分為3個階段：階段1是啟動階段至穩(wěn)態(tài)（0～50 ms）;階段2，注入直流偏移分量至4種鎖頻環(huán)均達到穩(wěn)態(tài)（50～150 ms）;階段3，維持帶有直流偏移的電網(wǎng)電壓經(jīng)歷（疊加）其他擾動至4種鎖頻環(huán)均達到穩(wěn)態(tài)（150～300 ms）。4種鎖頻環(huán)從啟動到直流偏移分量注入電網(wǎng)電壓達到穩(wěn)態(tài)（0～150 ms）的@波形如圖10所示，V波形如圖11所示。抑制直流偏移過程的誤差e波形見圖12。詳細測試結果見表3。

SS-SOGI-FLL-WDCRC與SOGI-FLL-WSS在啟動階段ω誤差峰峰值均遠小于另外兩種鎖頻環(huán)，均實現(xiàn)了軟啟動。SOGI-FLL-WDCRC與SS-SOGI-FLL-WDCRC均可抑制直流分量，且SS-SOGI-FLL-WDCRC的の誤差峰峰值較低，約為SOGI-FLL-WDCRC的1/2。所以，SS-SOGI-FLL-WDCRC既可軟啟動又可抑制直流分量，在抑制直流分量的同時還降低了對ω的影響。下文研究被直流分量持續(xù)污染的電網(wǎng)電壓在不同工況下鎖頻環(huán)的性能。

3.1.1工況1：電網(wǎng)電壓相角階躍+30°

ω全程和動態(tài)調(diào)節(jié)過程的波形如圖13所示，V全程和動態(tài)波形如圖14所示，誤差e的動態(tài)波形如圖15所示。詳細測試結果見表4。

SOGI-FLL與SOGI-FLL-WSS雖然很快可以恢復穩(wěn)態(tài)，但均因無法抑制直流分量導致V一直在上下波動，V最大偏差也約為其余鎖頻環(huán)的2或3倍。SOGI-FLL-WDCRC與SS-SOGI-FLL-WDCRC在抑制直流分量的同時輕松應對相角跳變30°，SS-SOGI-FLL-WDCRC的V最大偏差略高于SOGI-FLL-WDCRC，但其調(diào)節(jié)時間約為SOGI-FLL-WDCRC的1/2，且ω最大偏差值約為SOGI-FLL-WDCRC的1/3，說明相角與頻率的耦合度降低，SS-SOGI-FLL-WDCRC相角跳變過程更為快速平滑，動態(tài)性能更佳。

3.1.2工況2：電網(wǎng)電壓頻率階躍+5 Hz

①全程和動態(tài)調(diào)節(jié)過程的波形如圖16所示，V全程和動態(tài)波形如圖17所示，誤差e的動態(tài)波形如圖18所示。詳細測試結果見表5。SOGI-FLL與SOGI-FLL-WSS均因無法抑制直流分量導致V一直在上下波動，的最大偏差也遠高于其余鎖頻環(huán)；SOGI-FLL-WSS還因直流分量的注入導致在頻率跳變后無法達到該頻率值。

SOGI-FLL-WDCRC與SS-SOGI-FLL-WDCRC在抑制直流分量的同時應對頻率跳變+5 Hz，SS-SOGI-FLL-WDCRC的V最大偏差約為SOGI-FLL-WDCRC的3/5，且？超調(diào)量約為SOGI-FLL-WDCRC的1/5，SS-SOGI-FLL-WDCRC在頻率跳變時動態(tài)性能更佳。

3.1.3工況3：電網(wǎng)電壓幅值跌落10%

？全程和動態(tài)調(diào)節(jié)過程的波形如圖19所示，「全程和動態(tài)波形如圖20所示，詳細測試結果見表6。從圖20和表6中可看出，在電網(wǎng)電壓幅值跌落時，4種鎖頻環(huán)恢復穩(wěn)態(tài)都十分迅速，均小于一個周期。SOGI-FLL與SOGI-FLL-WSS均因無法抑制直流分量導致「一直在上下波動，但可看出「總體還是下降了約10%;且？最大偏差值是另外兩個鎖頻環(huán)的數(shù)倍。

SOGI-FLL-WDCRC與SS-SOGI-FLL-WDCRC在抑制直流分量時應對電壓幅值跌落10%，二者皆響應迅速，""" 調(diào)量均為0.7%，？最大偏差值均為1.45 Hz，二者在應對幅值落時性能同樣優(yōu)越。

？全程和動態(tài)波形如圖21所示，全程和動態(tài)波形如圖22所示，詳細測試結果見表7。當各種工況疊加到一起（包括直流分量）產(chǎn)生的綜合故障發(fā)生時，從圖21b、圖22b和表7可看出，SOGI-FLL和SOGI-FLL-WDCRC的？、直流分量等各種因素的影響一直在大范圍波動；SOGI-FLL-WSS由于直流分量的影響，「也一直在大范圍波動，？未到設定55 Hz;SS-SOGI-FLL-WDCRC的o先下降了一點然后攀升到55 Hz，其の誤差峰峰值與SOGI-FLL-WSS均遠小于另外兩種鎖頻環(huán)，V誤差峰峰值也相對較小。

SS-SOGI-FLL-WDCRC達到穩(wěn)態(tài)的時間比SOGI-FLL-WDCRC提前了1個周期，更快到達穩(wěn)態(tài)階段。

綜合4種工況的測試結果，可得出本文所提的可抑制直流分量的軟啟動式單相鎖頻環(huán)不僅可以軟啟動、抑制直流分量，在相角跳變時ω可不經(jīng)歷大的虛假變化較為平穩(wěn)，而且相較于傳統(tǒng)SOGI-FLL、SOGI-FLL-WDCRC和SOGI-FLL-WSS在不同工況下具有更好的穩(wěn)態(tài)特性和動態(tài)特性。

3.2實驗驗證

為驗證本文所提鎖頻環(huán)的可行性和有效性，基于dSPACE半實物仿真平臺進行實驗驗證。采用可編程交流電源生成單相電網(wǎng)電壓信號，通過MicroLabBox1202的AD接口進行采樣，作為鎖頻環(huán)輸入信號，4種鎖頻環(huán)控制方案通過Matlab和ControlDesk平臺實現(xiàn)，內(nèi)部變量通過DA接口輸出至示波器。系統(tǒng)采樣頻率為10kHz，鎖頻環(huán)的控制參數(shù)、4種測試工況與仿真一致。時間段的波形圖，在0.1s時輸入電壓已達到穩(wěn)定，0.2s時注入直流分量，0.6 s時發(fā)生對應工況；從圖23中可看出，4種工況下的鎖頻環(huán)的實驗波形與仿真結果一致。

在注入直流分量的試驗條件下，SS-SOGI-FLL-WDCRC在抑制直流分量時，估計頻率的波動范圍遠小于SOGI-FLL-WDCRC，且電壓恢復穩(wěn)定時間約為SOGI-FLL-WDCRC的0.6倍，而SOGI-FLL和SOGI-FLL-WSS無法抑制直流分量，所以SS-SOGI-FLL-WDCRC抑制直流分量更加穩(wěn)定和快速。

在工況1即相角跳變30°發(fā)生時，SS-SOGI-FLL-WDCRC動態(tài)響應較快，恢復穩(wěn)定時間比SOGI-FLL-WDCRC少了1/3;并且ω波動峰峰值也遠小于SOGI-FLL-WDCRC;在頻率跳變和幅值跌落時，SS-SOGI-FLL-WDCRC的動態(tài)響應也非常快，不輸于SOGI-FLL-WDCRC;在綜合故障發(fā)生時，SS-SOGI-FLL-WDCRC同樣可以快速應對，其の波動仍很小且40 ms即恢復穩(wěn)定。

綜上，實驗結果驗證了所提SOGI-FLL-WDCRC的抑制直流和軟啟動的可行性和有效性，實驗結果與仿真基本一致。

4結論

為解決傳統(tǒng)鎖頻環(huán)無法抑制直流偏移問題和提高鎖頻環(huán)在啟動及相位跳變時的動態(tài)性能，本文提出一種結合抑制直流偏移的軟啟動式單相鎖頻環(huán)，可以實現(xiàn)抑制直流偏移和快速平滑的相角跳變跟蹤。仿真和實驗結果表明，與SOGI-FLL、SOGI-FLL-WSS、SOGI-FLL-WDCRC相比，SS-SOGI-FLL-WDCRC在抑制直流分量和相角跳變時具有良好的鎖頻能力和動態(tài)響應能力，能夠滿足非理想電網(wǎng)條件下的鎖頻要求。

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SOFT-START SINGLE-PHASE FREQUENCY-LOCKED LOOPWITHDC COMPONENT REJECTION CAPABILITY

Luo Wei，WangChenchen

（Department of Electrical Engineering，University of Shanghai for Science and Technology，Shanghai 200093，China）

Abstract：Aiming at the problem that the traditional frequency-locked loop canot reject the DC component of grid voltage，a frequency-locked loop structure based on DC component rejection loop is proposed.In order to improve the dynamic performance of the frequency-locked loop during startup stage and phase angle jump condition，the traditional frequency-locked loop structure is improved to reducethe gain of the frequency estimatorloop，achieving fast and smooth phase angle tracking.Finally，a soft-start up single-phase frequency-locked loop which can reject DC component of grid voltage is proposed.Simulation analysis and experimental results show that theproposed structure has good steady-state and dynamic characteristics.

Keywords：PV power generation;frequencyestimation;synchronization;DC component rejection;soft-startup