基于FPGA 的引信測試系統(tǒng)設(shè)計?

張 旭 曾 亮 李保剛 李福強

（海軍航空大學(xué) 煙臺 264001）

1 引言

引信是指直接或間接地利用目標(biāo)信息或環(huán)境信息，在預(yù)定條件下引爆或引燃彈藥戰(zhàn)斗部裝藥的控制系統(tǒng)或裝置。它是彈藥的重要組成部分，用于控制彈藥戰(zhàn)斗部在相對目標(biāo)的最佳毀傷位置（或時機）處起爆［1］，對彈藥能否發(fā)揮其最大的戰(zhàn)斗效果起著關(guān)鍵作用。為保障引信的安全性和可靠性，在彈藥的技術(shù)準(zhǔn)備過程中，引信測試通常是一個必不可少的重要環(huán)節(jié)。而隨著大量高新技術(shù)的引入，引信發(fā)展日趨復(fù)雜化和多功能化，貯存可靠性也日益成為制約彈藥保障性的重大問題。采用先進的測試技術(shù)和手段，最大限度地克服傳統(tǒng)的引信檢測過程中存在的工作量大、效率低、檢測不夠準(zhǔn)確、費時費力等諸多缺點，無論對研制生產(chǎn)過程中的產(chǎn)品篩檢與質(zhì)量跟蹤，還是對部隊作戰(zhàn)使用過程中的快速保障，都有著非常重要的價值和意義。

正是基于上述背景，本文以FPGA 為核心，研制了某型機電引信自動測試系統(tǒng)，應(yīng)用實踐證明，該系統(tǒng)不僅具有更高的檢測精度，引信檢測效率也得到有效提高，對保證引信的安全性、可靠性，提高彈藥裝備技術(shù)保障效能發(fā)揮了重要作用。

2 FPGA開發(fā)相關(guān)資源

FPGA 是現(xiàn)場可編程門陣列（Field Programable Gate Array），由1 個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM 和3 種可編程電路組成，即可編程邏輯塊（Configurable Logic Block，CLB）、輸入/輸出模塊（I/O Block，IOB）和互連資源（Interconnect Resource，IR）。CLB 為實現(xiàn)邏輯功能的基本單元；IOB 用于內(nèi)部邏輯與外部封裝腳接口，位于芯片的四周；IR 由各種連線線段和開關(guān)組成，用于CLB、IOB 之間連接，以形成特定的功能電路［2］。大多數(shù)可編程邏輯器件的處理速度已達(dá)到幾十兆甚至幾百兆，器件集成度可達(dá)到幾萬門至幾十萬門。其單片容量足以將一般需求的系統(tǒng)集成于同一芯片上，實現(xiàn)“在一個可編程芯片上集成系統(tǒng)”，大大簡化了系統(tǒng)設(shè)計［3］。

本文選擇的是Cyclone IV E 系列中的EP4CE10F17C8 芯片，該芯片功耗較低，具有較高的性價比。內(nèi)含414Kbits 的嵌入式存儲資源、10320個邏輯單元、2個通用鎖相環(huán)、10個全局時鐘網(wǎng)絡(luò)、23 個18×18 的嵌入式乘法器、8 個用戶IO BANK和最大179個用戶I/O［4］。

其基本結(jié)構(gòu)如圖1所示。

圖1 FPGA基本結(jié)構(gòu)

FPGA 的硬件編程語言主要有VHDL 和Verilog HDL 兩種硬件編程語言，兩者都可以實現(xiàn)硬件設(shè)計軟件化，使系統(tǒng)硬件功能如同軟件編程一樣，被靈活的配置和搭建。其中VHDL 為代表的高級硬件描述語言，功能強大，但存在一定學(xué)習(xí)難度；Verilog HDL 則相對簡單，便于快速掌握和應(yīng)用。本文以Verilog HDL 為編程語言，用于構(gòu)建基于FPG的引信測試硬件系統(tǒng)。

在本文中，編程調(diào)試工具選用Altera 為其FPGA 芯片專門設(shè)計開發(fā)的集成化軟件平臺QuartusⅡ，該開發(fā)軟件支持多種開發(fā)方式，包括Verilog HDL、VHDL 以及原理圖等多種設(shè)計輸入形式。利用其內(nèi)部集成的綜合器，可以方便實現(xiàn)從設(shè)計輸入、綜合適配、程序仿真再到下載實現(xiàn)的完整的一套FPGA設(shè)計流程［5］。

其基本的開發(fā)流程如圖2所示。

圖2 QuartusⅡ開發(fā)流程圖

3 測試系統(tǒng)總體設(shè)計

3.1 系統(tǒng)硬件

系統(tǒng)硬件設(shè)計以FPGA 芯片為主控制器，完成過程控制和數(shù)據(jù)采集處理，外圍單元包括電阻測量模塊、A/D 轉(zhuǎn)換模塊、供電模塊、顯示模塊和打印模塊等。

系統(tǒng)硬件總體框圖如圖3所示。

圖3 系統(tǒng)硬件總體框圖

3.2 系統(tǒng)軟件

系統(tǒng)軟件構(gòu)建遵循FPGA 模塊化的設(shè)計思想，采用自上而下的設(shè)計思路。首先進行頂層模塊以及例化模塊程序設(shè)計，其次開展AD 數(shù)據(jù)轉(zhuǎn)化模塊程序設(shè)計、RGB TFT-LCD 顯示模塊程序設(shè)計、IIC接口程序設(shè)計、打印機程序設(shè)計以及各模塊的驅(qū)動程序設(shè)計等，經(jīng)對各模塊進行綜合后，完成相應(yīng)信號傳遞，最終檢驗整個火工品測試儀功能實現(xiàn)結(jié)果。

軟件組成如圖4所示。

圖4 軟件組成

4 典型模塊設(shè)計

4.1 主控制器FPGA的IO設(shè)計

本系統(tǒng)所選擇的EP4CE10F17C8 芯片［6］，擁有8 組IO 口，每一個IO Bank 被劃分為一個組，其中，各個Bank 中的IO 供電可以不同，但同一個Bank 中的所有IO 的供電要相同。FPGA 所使用到的主要的I/O BANK 的連接引腳圖列出如圖5 所示（僅給出BANK1、BANK2示例）［7］。

圖5 BANK1、BANK2 引腳連接圖

4.2 A/D轉(zhuǎn)換模塊

本文采用PCF8591 芯片作為數(shù)據(jù)采樣模塊的A/D 轉(zhuǎn)換芯片，并利用其逐次逼近法采樣以滿足精度需要。PCF8591 芯片為一個單電源供電、單片集成、低功耗的8 位CMOS 數(shù)據(jù)采集轉(zhuǎn)換（AD/DA）器件，具有1 個IIC 串行總線接口、4 個模擬輸入和1個模擬輸出［8］。

1）A/D轉(zhuǎn)換資源

在圍繞PCF8591進行相應(yīng)的程序設(shè)計時，時鐘線SCL 和數(shù)據(jù)線SDA 要與FPGA 接口同步。要完成數(shù)據(jù)在FPGA 和PCF8591 之間的傳輸，還要例化并設(shè)計IIC 驅(qū)動程序。此外，還應(yīng)結(jié)合A/D 數(shù)據(jù)轉(zhuǎn)換和LCD 顯示驅(qū)動進行綜合考慮設(shè)計。A/D 轉(zhuǎn)換資源組成框圖如圖6所示。

圖6 A/D轉(zhuǎn)換資源組成框圖

2）IIC驅(qū)動設(shè)計

IIC 的FPGA 驅(qū)動分為寫數(shù)據(jù)和讀數(shù)據(jù)兩個大模塊［9］。IIC 的FPGA 設(shè)計模塊示意圖如圖7，從IIC中取出來的數(shù)據(jù)或者存儲需要發(fā)送的數(shù)據(jù)，均在寄存器DATA［7：0］中進行存儲。寄存器ADDR［7：0］進行接收或發(fā)送IIC的地址信息。其他的如讀、寫、時鐘信號等通過端口進行關(guān)聯(lián)。

圖7 IIC 接口模塊

3）IIC時序驗證

IIC 接口的測試機制，是按照IIC 傳輸協(xié)議［10］，將數(shù)據(jù)發(fā)送給EP4CE10F17C8 芯片，然后進行反向讀取。由于該芯片支持IIC 通信協(xié)議，故可以用FPGA 模擬發(fā)送信號進行IIC 傳輸［11］，只需根據(jù)IIC發(fā)送時先發(fā)地址位后發(fā)數(shù)據(jù)位，每8個bit位為一個發(fā)過程，再從SignalTap II［12］中抓取數(shù)據(jù)可知有應(yīng)答信號產(chǎn)生，即可完成測試。

4.3 RGB TFT-LCD顯示模塊

本文選用ATK-4.3 寸RGB 接口的TFT 液晶屏作為顯示器件。該液晶屏是一款高性能的電容觸摸屏幕模塊，分辨率為480*272，采用RGB565 格式數(shù)據(jù)接口，最高可支持多達(dá)24 位彩色顯示。需要特別注意頻率設(shè)計，應(yīng)用PLL鎖相環(huán)將時鐘頻率設(shè)置為9MHz，避免發(fā)生顯示模塊與控制系統(tǒng)不兼容的情況。為實現(xiàn)RGB TFT-LCD 的顯示功能，對RGB TFT-LCD 管腳進行了詳細(xì)分配，具體分配如表1所示（僅給出部分值）。

表1 RGB TFT-LCD管腳分配

需要對RGB TFT-LCD 屏幕板塊進行規(guī)劃劃分，以完成字符的顯示功能。主要需要設(shè)計時鐘分頻模塊、LCD 驅(qū)動模塊以及LCD 顯示模塊，其中時鐘分頻模塊負(fù)責(zé)產(chǎn)生4.3 寸電容屏幕的像素時鐘，LCD 驅(qū)動模塊產(chǎn)生HV 同步信號，LCD 顯示模塊輸出設(shè)計好的相應(yīng)圖像數(shù)據(jù)［13］。LCD 頂層模塊原理圖如圖8所示。

圖8 LCD頂層模塊原理圖

5 結(jié)語

將FPGA技術(shù)應(yīng)用于引信測試系統(tǒng)設(shè)計中，采用Verilog HDL硬件描述語言編程，充分利用FPGA特有的大規(guī)?？删幊踢壿嬯嚵匈Y源優(yōu)勢，將硬件設(shè)計軟件化，在提高系統(tǒng)設(shè)備靈活性的同時，大幅度提升了測試系統(tǒng)的開發(fā)效率，高度集成化的測試設(shè)備，也為系統(tǒng)可靠性提供了充分的保障。同時，對系統(tǒng)的升級改造和通用化發(fā)展，打下了良好的基礎(chǔ)。從樣機使用效果來看，完成滿足設(shè)計指標(biāo)要求，在引信測試環(huán)節(jié)，有較好的推廣應(yīng)用前景。