DRAM的現(xiàn)狀及發(fā)展方向

任智源，楊倫，柴凱中

湖北師范大學先進材料研究院，湖北黃石，074000

0 引言

動態(tài)隨機存取存儲器（dynamic random access memory, DRAM）廣泛應用于云服務器、電腦、手機等電子設備，在內(nèi)存計算領域展現(xiàn)出延遲低、帶寬高、運算速度快、集成密度大和生產(chǎn)工藝成熟等特點[1-2]。過去幾十年中，依靠生產(chǎn)工藝的不斷微縮和集成度的持續(xù)提高，內(nèi)存芯片上存儲單元的數(shù)量呈指數(shù)式增長?，F(xiàn)在，20nm是業(yè)界比較成熟的節(jié)點，而基于技術節(jié)點1x（16～19nm）和1y（14～16nm）的產(chǎn)品已在各大DRAM制造商中投入生產(chǎn)。DRAM的進一步發(fā)展需要克服10 nm以及更高技術節(jié)點帶來的限制，科技創(chuàng)新變得比以往任何時候都更為關鍵[3]。目前，三星（Samsung）、美光（Micron）和海力士（SK Hynix）三家主要廠商已經(jīng)發(fā)布了D1z（13～15nm）和D1a（11～13nm）技術，并應用于DDR4、DDR5和LPDDR5產(chǎn)品中。在D1z中，三星采用了EUV光刻技術，而美光和海力士引入了基于ArF-i的雙圖案技術（DPT）工藝。預計到2030年，這些廠家將推出1δ、0α和0β等制程更小的DRAM[4]。

基于德國DRAM制造商奇夢達（Qimonda）的技術和專利，長鑫存儲（CXMT）在合肥建成一座12英寸晶圓廠，開啟了DRAM芯片的研發(fā)之路。2019年9月，長鑫正式投產(chǎn)8GB DDR4 DRAM模塊，成為中國第一個自主研發(fā)DRAM芯片的廠家，并能夠與國際主流技術相媲美[5]。目前，長鑫正在開發(fā)D1x和D1y制程的產(chǎn)品。

1 工作原理

典型的DRAM結(jié)構單元由1個場效應晶體管和1個存取電容器（1T-1C）組成，如圖1（a）所示。接入晶體管的柵極端連接到字線（WL），漏極端通過位線觸點（BLC）連接到位線（BL），另一端通過存儲節(jié)點（SNC）連接到電容器。將接入晶體管作為開關，可以使電容器存儲正/負電荷，從而存儲比特數(shù)據(jù)。當晶體管關閉時，會向電容器上施加工作偏壓。當晶體管被接通時，存儲的電荷流入位線，產(chǎn)生一個電位變化，可以被連接到位線的放大器放大和檢測，實現(xiàn)存儲器數(shù)據(jù)信息的讀取。

圖1 DRAM結(jié)構單元

這種基本結(jié)構簡單小巧，理論上可以無限擴展，但由于實際中存在多種漏電電流，限制了DRAM的數(shù)據(jù)單元規(guī)模。主要漏電電流源有以下幾個：①來自存儲節(jié)點的漏電電流；②接入晶體管中柵極導致的漏電電流；③存儲節(jié)點和位線間截止電流帶來的漏電電流；④存儲節(jié)點中氧化物和電容器帶來的漏電電流。所以DRAM電容器上的電荷并不穩(wěn)定，隨著時間推移會逐漸失去明確的電荷狀態(tài)，令數(shù)據(jù)無法永久保留。因此，DRAM被認為是易失性存儲器。為了解決這個問題，DRAM的內(nèi)存會被周期性刷新（根據(jù)JEDEC規(guī)范，典型刷新時間為64ms），然后讀取內(nèi)存內(nèi)容并將其重新寫回。在動態(tài)隨機存取存儲器中，名詞“動態(tài)”（Dynamic）就是這個意思。

2 解決短溝道效應

從電學角度來看，單元尺寸縮小導致溝道長度減小，進而減小閾值電壓，出現(xiàn)短溝道效應，越來越嚴重地影響了DRAM的性能。帶來的問題有以下幾點：①漏致勢壘降低效應，在較高漏極電壓下，晶體管的源漏端耗盡層接，電場穿通，降低勢壘致使閾值電壓下降；②載流子遷移速率逐漸飽和導致漏端飽和電流降低；③強電場下載流子在散射過程中獲得高能量，成為熱載流子并有可能被捕獲在MOS晶體管的柵極電介質(zhì)中，可以永久改變晶體管的開關特性。

然而DRAM需要較高的ION/IOFF比[3]，其技術規(guī)格與高性能邏輯器件不同，要求低泄漏率以防止電容器放電、高導通電流以在短時間內(nèi)完成數(shù)據(jù)讀寫。截止電流由于短溝道效應而增加，而導通電流則受限于有效寬度而減少。此外，溝道摻雜濃度隨尺寸縮小而增大，電場和漏電電流增加，引起保留時間減少。

克服短溝道效應的一個簡單而有效的方法是增加溝道長度。為了實現(xiàn)這一目標，從平面結(jié)構轉(zhuǎn)向了更復雜的三維結(jié)構，未來可能實現(xiàn)完全的垂直集成。

（1）平面非對稱結(jié)構：120nm技術節(jié)點引入的關鍵創(chuàng)新是不對稱連接[10]。此時，接入的晶體管仍是平面型，源極和漏極結(jié)剖面被獨立優(yōu)化、分級設計，以減少電場，將漏電電流降至最低，增加數(shù)據(jù)保留時間，抑制短溝道效應。

（2）階梯式柵極不對稱結(jié)構（step gated asymmetric cell transistors, STAR）：在利用三維結(jié)構向更長溝道發(fā)展的過程中，2005年，一種新型的STAR結(jié)構被提出[6]。其溝道長度的增加是通過將溝道的一半凹陷并形成非對稱結(jié)構來實現(xiàn)（如圖2（a）所示）。與傳統(tǒng)平面晶體管相比，STAR表現(xiàn)出了經(jīng)過明顯改善的電學特性，如擊穿電壓BVDS、結(jié)泄漏和字線電容（CWL）。

圖2 創(chuàng)新的DRAM結(jié)構

（3）凹槽溝道柵晶體管（Recess-Channel-Array-Transistor, RCAT）：RCAT是通過在刻蝕的Si表面上生成氧化物獲得凹溝道，以增加有效溝道長度，同時不影響橫向封裝，如圖2（b）所示。在此基礎上引入球形凹槽溝道陣列晶體管（S-RCAT），進一步增加了溝道長度[7]。

（4）鞍形鰭片晶體管（Saddle Fin, S-Fin）：S-Fin是將鰭式場效應晶體管（FinFET）與凹槽溝道陣列晶體管（RCAT）相結(jié)合得到的，如圖2（c）所示）。通過干法蝕刻技術簡單集成，從而獲得更理想的閾值電壓。與RCAT相比，S-Fin顯示出了更優(yōu)秀的電學性能，改進了短溝道效應、驅(qū)動電流和刷新特性。

（5）全包圍柵（Gate-All-Around, GAA）晶體管：GAA晶體管提供了一個在柵極下形成的四面通道，而構成溝道的納米片在垂直方向上堆疊，如圖2（d）所示。與Fin相比，GAA在同等體積下卻能擁有更大的有效溝道長度，從而在系統(tǒng)層面上獲得更高的集成度[9]。

3 無電容結(jié)構發(fā)展

對于10nm和更高級別的DRAM設計，需要從提高性能、減小體積、降低成本三個方面持續(xù)改進，而DRAM單元仍然面臨著諸多難題。

（1）刷新時間不足：即便是在正常工作期間，由于電容器上的電壓通過寄生電阻泄漏，DRAM單元也會定期丟失其信息。這意味著單元格中的數(shù)據(jù)需要平均每64ms刷新一次，未來目標是設計刷新時間更長的DRAM。

（2）存在破壞性讀取機制：傳統(tǒng)設計中遵循的讀取機制涉及電容器對位線的充電。由于尺寸越來越小，鄰近的單元之間很容易產(chǎn)生電磁干擾，導致電磁耦合效應，在讀取數(shù)據(jù)時有概率丟失數(shù)據(jù)。這意味著如果沒有某種刷新機制，將無法在多個周期中從單元讀取數(shù)據(jù)，使得架構復雜化。

（3）電容器可靠性低：更小的電容器可存儲的電量更為有限，而漏電電流更高，所以整個系統(tǒng)需要更頻繁地刷新來維持數(shù)據(jù)的正確性與完整性。如此一來，存儲系統(tǒng)的性能、功耗與穩(wěn)定性勢必有所降低[11]。

針對這些問題，DRAM的設計前景可分為工藝、材料、電路設計等方向，比如對EUV技術的大規(guī)模應用、柱狀電容器、超薄的高介電常數(shù)材料的研究、Row Hammer效應的改善以及無電容1T DRAM的開發(fā)等。為了減少DRAM單元的體積，使集成度進一步提升，無電容結(jié)構的DRAM設計受到科研人員和產(chǎn)業(yè)界越來越多的關注。

圖3（a）展示了含有1個晶體管的無電容DRAM（1T-DRAM）單元的工作原理。源極設置為0V，漏極連接到位線，柵極連接到字線。隨著閾值電壓的變化，DRAM單元通過檢測漏極電流，來分析出多數(shù)載流子（空穴）是否聚集在浮體中。若浮體漏結(jié)上的正向偏壓將多余的空穴掃出體外，閾值電壓變高，單元狀態(tài)可以看作是“0”；另一方面，若浮體中存在多余的空穴，閾值電壓下降，單元狀態(tài)可視為“1”[12]。這樣，在線性電流區(qū)域就可以檢測到“1”和“0”狀態(tài)之間的漏極電流差，信息就被存儲在浮體中。在刷新間隔期間，1T-DRAM單元能夠?qū)崿F(xiàn)無損讀取操作，不會因為電離碰撞電流而改變空穴的數(shù)量。

圖3 1T-DRAM單元

Jin Park[12]等人采用計算機輔助設計（TCAD）模擬技術，模擬設計了一種基于晶界多晶硅納米管結(jié)構的1T-DRAM，如圖4（b）所示。該DRAM結(jié)構單元由外柵極（OG）和內(nèi)柵極（IG）包圍了整個溝道區(qū)域，能有效地控制溝道和浮體區(qū)的電荷，展示出經(jīng)過改進的電學性能。內(nèi)柵極有一個不對稱結(jié)構，帶有一個underlap（Lunderlap）區(qū)域，以降低間接復合（Shockley-Read-Hall, SRH）的復合速率。在1T-DRAM中，寫入“1”操作通過OG和IG之間的帶間隧穿來執(zhí)行。與傳統(tǒng)的納米線器件相比，OG和IG可以施加不同的電壓，有利于作為存儲器使用。

Duan[13]等人首次提出了一種用于高集成度和長保留時間的2T0C DRAM，該器件具有新型的垂直溝道環(huán)繞（CAA）結(jié)構，由InGaZnO（IGZO）FET組成，如圖4（c）所示。水平方向上，柵極被柵極絕緣體和IGZO溝道依次包圍。源極和漏極由絕緣層垂直分隔，形成金屬/絕緣體/金屬（MIM）結(jié)構，其中下部讀取晶體管的柵極直接連接到上部寫入晶體管的源極/漏極。VDS=1V時的測試結(jié)果表明，50nm溝道長度的CAA-IGZO FET實現(xiàn)了ION＞30μA/μm以及IOFF低于1.8×1017μA/μm。該結(jié)構單元的保留時間長達300s，為設計超低刷新頻率的低功耗DRAM提供了新的技術方向。

4 結(jié)語

本文回顧了DRAM的傳統(tǒng)結(jié)構，介紹了行業(yè)為解決工藝制程微縮所帶來的各種各樣的問題，特別是針對短溝道效應所提出的各種增加有效溝道長度、提高結(jié)構集成度的方案。值得注意的是，無電容設計中的讀取機制都比傳統(tǒng)設計的讀取機制更為復雜。迄今為止，綜合考慮生產(chǎn)工藝、良品率、成本等多方面因素，使用最為廣泛的仍然是傳統(tǒng)的1晶體管1電容器的DRAM單元。