用于硅像素探測器讀出系統的流水線ADC 設計

黃芳芳，楊蘋，高超嵩，孫向明，劉軍

（華中師范大學物理科學與技術學院夸克與輕子物理教育部重點實驗室，湖北武漢 430079）

粒子物理實驗是粒子物理學研究和發(fā)展的重要手段，其以高能粒子為基本研究對象，通過對粒子的徑跡、能量、空間坐標等物理量的分析，為高能物理提供研究數據[1]。這就需要用精密的實驗設備對這些物理量進行高精度測量[2]。低溫高密核物質測量譜儀（CSR External-target Experiment,CEE）目前正處于設計研制階段，研制完成后將是我國第一臺運行于GeV 能區(qū)、自主研制的、基于國內核物理大科學裝置HIRFL-CSR的大型核物理實驗裝置。在CEE 項目中，硅像素探測器主要用于測量入射粒子束流的位置和時間信息，為其他徑跡探測器在重建末態(tài)粒子徑跡時提供高精度的初始頂點。像素前端束流每秒擊中率為10 MHz，通過調節(jié)像素芯片的響應閾值，控制每個擊中事件有兩個像素響應，則每秒就會有20 M的像素響應，由此產生的幅度信息需要快速、精準地被量化讀出，而流水線結構是高速高精度ADC的最優(yōu)選擇。鑒于此，該文設計了一款13 bit、20 MS/s 流水線ADC，并從電路級分別介紹了各個核心模塊的設計，最后給出的系統整體后仿真結果顯示，該流水線ADC 有效位約為10.48，總功耗約為79 mW，滿足項目需求。

1 系統結構

1.1 流水線ADC系統結構及工作原理

流水線ADC 拓撲圖如圖1 所示，整個模數轉換器采用無前端采樣（SHA-less）結構，主要由時鐘產生電路、級轉換電路、延時對準電路、數字矯正電路、基準電路以及偏置電路組成。其中，每一個子級轉換電路都包含一個低精度子模數轉換器和一個乘法數模單元（MDAC），MDAC 模塊主要實現信號的采樣、減法和余差放大功能，是流水線ADC的核心模塊[3]，最后一級為全并行ADC，不包括余差放大部分。

圖1 流水線ADC拓撲圖

流水線ADC的基本思想就是將整個模數轉換器的精度分配到每一個流水線子級，每一級只對本級輸入的模擬信號進行粗量化，最后將量化結果以特定的方式進行求和以達到細量化的目的。工作時，時鐘模塊會產生兩相非交疊時鐘P1、P2，確保流水線結構前一級采樣，后一級保持。第一級首先對輸入模擬信號進行處理，經過子ADC 后，輸出本級數字量，然后子DAC 將本級輸出數字量轉化為模擬量并與輸入模擬信號進行減法操作，將未被本級量化的模擬量經過余差放大后送入下一級繼續(xù)進行量化，以此類推。由于每一級是串行連接，所以需要將每一級的數字輸出送入延遲對準模塊，最終經過數字矯正電路完成求和輸出。對于整個流水線ADC 而言，MDAC的性能很大程度上決定了系統的整體性能，且該模塊占據了大部分的系統功耗，因此，設計一個高性能的MDAC模塊尤為重要[3]。

1.2 MDAC結構及工作原理

圖2 所示為該設計所采用的MDAC 原理圖，該模塊由f1、k1和f2三相時鐘交替控制工作，其中k1是f1的同相時鐘，只是k1的下降沿比f1提前到來，以實現對信號的下級板采樣[4]，f1和f2是雙相非交疊時鐘，以實現開環(huán)采樣和閉環(huán)放大功能。以2.5 bit 子級為例詳細介紹MDAC 工作原理。根據冗余位數字矯正原理[5]，本級所需要比較器的個數為6，級間放大倍數為4，當系統工作在f1相時，電荷方程為：

圖2 MDAC原理圖

當系統工作在f2相時，電荷方程為：

令CS=Cf，由電荷守恒定律可得：

同理可得：

其中，CAPP<0:5>和CAPN<0:5>是本級子DAC的模擬輸出量，對應的邏輯高低分別是流水線ADC的量化區(qū)間邊界值VREFP和VREFN。該設計采用3.3 V電源，對應的全差分量化區(qū)間邊界值分別為2.15 V和1.15 V，模擬量輸出由本級子ADC的數字輸出決定，兩差分輸出端作差即可得到本級的余差模擬量?？梢钥闯?，級間放大倍數是由采樣電容和反饋電容的比值決定的，k1的提前關斷一定程度上會抵消f1控制開關的電荷注入效應，但是f2控制開關的電荷注入效應依然存在，由于Vcm是一個固定值，所以由于電荷注入而引起的誤差可通過全差分結構相互抵消。

2 電路設計

2.1 增益增強型運算放大器

流水線ADC的采樣速度取決于運算放大器的帶寬，其采樣精度又與運算放大器的直流增益有密切聯系，若要使ADC 實現高速度和高精度，運算放大器就要同時滿足高增益、高帶寬的要求，因此設計者多采用增益提升技術，在不增加更多共源共柵器件的前提下通過提高共源共柵電路的輸出電阻來達到提升增益的效果，通過小信號分析可以得出，此類電路[6]的等效輸出電阻為：

根據運算放大器的直流增益公式可以得出，此時的直流增益為：

圖3 所示是設計中用到的帶有增益提升技術的全差分折疊共源共柵放大器，圖中輔助運放的加入使得整個運算放大器輸出電阻增加，最終提高直流增益。從圖中可以看出，該運放輸出節(jié)點的等效電阻和負載電容最大，因此該運放的主極點頻率位于輸出節(jié)點即M6管的漏極；運放的次級點則位于M3管的漏極或者M9管的漏極，一般來講，為了獲得同樣的過驅動電壓，PMOS 管的尺寸通常比NMOS 管的尺寸大，相應的管子節(jié)點電容也會大，因此運放的次級點頻率位于M3的漏極。M12管與M11管并聯作為共模反饋控制管，以達到穩(wěn)定直流工作點的目的。

圖3 全差分折疊共源共柵放大器

如圖4 所示，為使輔助運放的引入不影響整個運放的速度以及穩(wěn)定性，各個模塊間應滿足該頻率關系，圖中Atot是整個運放的增益曲線，Aadd和Aorig分別是輔助運放和主運放的增益曲線[7]。為了使輔助運放不影響整個運放的速度，須使輔助運放的主極點頻率大于整個運放的主極點頻率，即ω2>ω1；輔助運放的單位增益帶寬處常出現零極點對[8-9]，會使整個運放的建立特性變差，為避免上述問題，設計時應使輔助運放的單位增益帶寬大于運放閉環(huán)使用時的主極點，且小于主運放的非主極點，即ω<ω4<ω6，最終以此為依據，分配輔助運放和主運放功耗。

圖4 各運放幅頻特性示意圖

全差分運算放大器都需要共模反饋電路來穩(wěn)定靜態(tài)工作點，共模反饋電路決定了放大器的輸出共模電平，穩(wěn)定輸出端信號，使得輸出信號在設定的共模電平附近達到平衡[10]。共模反饋一般分為兩類：連續(xù)時間共模反饋和開關電容共模反饋[11]，相對于連續(xù)時間共模反饋，開關電容共模反饋沒有輸出擺幅的限制，且節(jié)省功耗，所以ADC的設計中通常使用開關電容共模反饋。圖5 所示是該設計中開關電容共模反饋的原理。共模反饋模塊一般包括3 類功能：①提取運放輸出端共模電壓；②與設定的共模電壓比較；③輸出反饋電壓控制運放偏置從而調節(jié)輸出共模。開關電容共模反饋工作在兩相非交疊時鐘f1和f2下，VCM是設定的共模電壓值，Vbias是運放的尾電流管柵極控制電壓，相當于圖3 中的VBN。

圖5 開關電容共模反饋電路

當f2閉合，f1斷開時，電路的總電荷為：

當f1閉合、f2斷開時，電路的總電荷為：

由電荷守恒原理Q1=Q2可得:

因為CS1=CS2，上述式子可以進一步簡化為：

可以看出，最終的結果包含了上述3 部分功能。

2.2 動態(tài)比較器

在流水線ADC 中，比較器是子ADC的核心模塊，其速度和失調電壓對ADC的性能有很大的影響。該設計采用預放大加鎖存結構的比較器，用以減小比較器的失調電壓、回踢噪聲對ADC 性能的影響[12-13]。圖6 所示為動態(tài)鎖存比較器的原理框圖，其主要工作在f1、f2、k2三相時鐘下，其中k2和f2同相，k2比f2早一點閉合以建立置零狀態(tài)。當f2為高、f1為低時，耦合電容兩端的電壓Vcp和Vcn之間的關系為：

圖6 動態(tài)鎖存比較器原理圖

當f1為高，f2為低時，預放大的輸出電壓Vop和Von之間的關系為：

將上述兩式合并可得：

由此可看出，比較器的失調電壓被相減消除。

2.3 時鐘產生電路

如前所述，流水線ADC 工作時需要雙相非交疊時鐘，這些時鐘控制信號決定了系統采樣保持的發(fā)生時刻，合理地分配雙相時鐘的有效時間，可以避免電容上存儲的電荷發(fā)生泄漏以至信息丟失的情況發(fā)生。圖7 為設計中用到的雙相非交疊時鐘的產生電路，其中全局時鐘所產生的P1、P2是系統共用的，局部時鐘每一級都有以實現前級采樣后級保持的功能。其中CLK 是外部給入的20 MHz 時鐘，P1、P2是全局時鐘，f1、k1、f2、k2是局部時鐘。k1比f1提前關斷，以實現MDAC 模塊的下級板采樣技術，減小f1控制開關的電荷注入效應；k2比f2提前到來，以建立動態(tài)比較器的置零狀態(tài)，f1高電平與f2高電平存在雙相時鐘非交疊的時間，在這段時間內，采樣相和保持相均無效。

圖7 雙相非交疊時鐘產生電路

3 版圖設計與仿真驗證

3.1 版圖設計

采用GSMC 130 nm 工藝進行版圖設計，在布局布線時需注意器件匹配、閂鎖效應、天線效應以及電源分布等一系列影響ADC 性能的因素[14]。在版圖設計過程中，系統中重要的模塊如MDAC 中的全差分運放、動態(tài)比較器、電容陣列等，需要做好匹配，中間涉及到運放的部分，版圖設計時需要布局為“蝴蝶狀”，相應的偏置和共模反饋模塊可放在版圖空隙處；電流較大的信號線走線寬度需留有至少兩倍的設計裕量；除此之外，模擬電源與數字電源需分開以減少耦合噪聲；對于反相器或與門等邏輯電路，為防止閂鎖效應的發(fā)生，需要用電源環(huán)將NMOS 管和PMOS 管隔開[15]；模擬信號線與數字信號線盡量不交叉走線，如果特殊情況必須交叉，則要做屏蔽，分別用低層和高層走模擬信號線和數字信號線，用中間層作電源層進行屏蔽[16]；時鐘模塊走線長度盡量一致，必要時需要設計時鐘樹來解決時鐘驅動和延時的問題。

3.2 仿真驗證

利用Cadence、Spectre、Matlab 等工具對流水線ADC 進行后仿真驗證以及數據分析。系統工作電壓為3.3 V，按照相干采樣原理向系統送入正弦波信號，將系統輸出的13 bit 數據送入理想DAC，將得到的離散模擬電壓值用Matlab 進行有效位分析，如圖8所示，該流水線ADC的ENOB 約為10.48 bits，SFDR為74.4 dB，SNDR 為64.9 dB，SNR 為65.1 dB，THD 為78.3 dB，系統總功耗約為79 mW，滿足項目需求。

圖8 流水線ADC有效位分析

4 結束語

該設計采用130 nm CMOS 商業(yè)標準工藝進行電路設計，后仿真結果表明，當工作電壓為3.3 V，采樣率為20 MHz 時，流水線ADC 后仿真有效位約為10.48，可以對前端硅像素探測器信噪比約為60 dB的模擬量輸出進行高精度采樣；單端輸入信號動態(tài)范圍為-1～1 V，系統總功耗約為79 mW，各項指標均達到預期且滿足項目需求。