大尺寸高分辨率TFT-LCD垂直串?dāng)_的機理研究與改善

盛子沫，高玉杰，劉 信，馮 俊，朱 寧，陳曉曉，郭會斌，江 鵬

(武漢京東方光電科技有限公司，湖北 武漢 430040)

1 引 言

隨著人們生活水平與消費水平的日漸提高，對于視聽體驗的要求也在逐漸攀升，這也促使了顯示產(chǎn)業(yè)的不斷發(fā)展。近年來，大尺寸、高分辨率、高刷新頻率、窄邊框等高性能顯示器逐漸占領(lǐng)市場[1-4]。8 K超高清顯示器因此應(yīng)運而生，8 K與4 K顯示器對比，在畫質(zhì)上有著質(zhì)的提升，同時也能與5 G相結(jié)合，從而帶來更多的感官體驗[5]。

然而，高規(guī)格產(chǎn)品同時也會伴隨更多的顯示問題，垂直串?dāng)_就是其中一種，其現(xiàn)象為垂直方向某一區(qū)域的顯示受到另一區(qū)域的影響，導(dǎo)致畫面失真。垂直串?dāng)_由數(shù)據(jù)線與像素電極之間的耦合電容Cpd以及薄膜晶體管(TFT)關(guān)閉時的漏電流Ioff使像素電壓發(fā)生偏移導(dǎo)致。8 K與4 K顯示器相比，像素數(shù)量增大4倍，存儲電容減小約80%，這就導(dǎo)致像素電壓微小的變化會帶來顯示上的差異[6-7]。同時，由于8 K產(chǎn)品分辨率的提高，像素尺寸減小，布線越來越精細緊密，線寬間距越來越小[8]，當(dāng)線上有電流通過時，線間感應(yīng)磁場的干擾變得尤為突出，像素自身以及像素之間的耦合作用會加劇。依上所述，像素電極與數(shù)據(jù)線之間的耦合電容是無法消除的，對于8 K產(chǎn)品，這樣的耦合電容值較大，對垂直串?dāng)_影響顯著。

本文主要研究了大尺寸高分辨率ADS列反轉(zhuǎn)產(chǎn)品(8 K 60 Hz)垂直串?dāng)_產(chǎn)生的機理及改善措施。顯示基板在彩膜側(cè)接觸背光源時，陣列基板上TFT溝道所受光照會被黑矩陣(BM)基本遮擋住，與陣列基板接觸背光源相比，漏電流大幅減少[9]。本文通過彩膜側(cè)與陣列側(cè)基板朝向背光源時的不同現(xiàn)象，研究了漏電流和像素電極與數(shù)據(jù)線之間的耦合電容對垂直串?dāng)_的影響。再通過調(diào)整面板工藝參數(shù)，使漏電流與耦合電容達到抵消中和，為垂直串?dāng)_的改善提供了解決對策，對后續(xù)大尺寸高分辨率的工藝及產(chǎn)品設(shè)計具有重要的指導(dǎo)意義。

2 垂直串?dāng)_機理

圖1為TFT-LCD像素結(jié)構(gòu)示意圖。在像素充電完成后，TFT關(guān)閉，數(shù)據(jù)線與像素電極之間本該處于完全斷開的狀態(tài)，然而由于TFT存在漏電流(Ioff)，當(dāng)數(shù)據(jù)線與像素電極存在壓差時，會通過漏電的方式使像素電壓發(fā)生變化。另外，由于像素電極(2ITO)與數(shù)據(jù)線之間存在電容Cpd，當(dāng)給其他行充電時，數(shù)據(jù)線信號會發(fā)生變化。2ITO與自身數(shù)據(jù)線N的距離為L1，與相鄰數(shù)據(jù)線N+1的距離為L2，定義2ITO與數(shù)據(jù)線的交疊面積為L2ITO Overlay(L2ITO OVL)，則：

圖1 TFT-LCD像素結(jié)構(gòu)示意圖

(1)

自身數(shù)據(jù)線電壓發(fā)生變化引起的像素電壓變化，稱為自耦合，記為Cpd1；反之，相鄰數(shù)據(jù)線帶來的像素電壓變化稱為互耦合，記為Cpd2。因此，垂直串?dāng)_主要有兩種發(fā)生機理，一是漏電流機理，另一種是電容耦合機理。下面以ADS列反轉(zhuǎn)產(chǎn)品來說明垂直串?dāng)_的產(chǎn)生機理。

2.1 漏電流機理

圖2為基于TFT漏電流的中間白窗口垂直串?dāng)_的現(xiàn)象及波形。沿柵極線的掃描方向，前端發(fā)白，后端發(fā)黑。對于A-A′，t1階段為像素充電，t2階段為中間白塊的充電時間，數(shù)據(jù)線電壓處于高電平。由于TFT漏電流的存在，同極性的數(shù)據(jù)線會向像素電極漏電，導(dǎo)致A′區(qū)域像素電壓升高，與A相比發(fā)白；同理對于B′區(qū)域，在t2階段，像素電極會向反極性的數(shù)據(jù)線漏電，導(dǎo)致B′像素電壓低于B，表現(xiàn)為發(fā)黑。

圖2 TFT漏電垂直串?dāng)_的現(xiàn)象(a)及波形(b)

假定白塊電壓下的漏電流為Ioff，白塊的掃描時間為t2，則在高電平的作用下，流進A′和B′的電量：

Q=Ioff×t2，

(2)

假定TFT-LCD的存儲電容為Cst，像素電極2ITO的面積為S，柵絕緣層GI厚度為d1，絕緣保護層PVX厚度為d2，則有

(3)

在高電平階段，A′和B′像素電壓的變化：

(4)

由上式可見，Ioff越小，Cst越大，ΔV越小，垂直串?dāng)_的現(xiàn)象越輕。

2.2 電容耦合機理

像素電極與數(shù)據(jù)線耦合電容的影響作用與2ITO與數(shù)據(jù)線的交疊面積有關(guān)，當(dāng)2ITO與數(shù)據(jù)線的交疊面積為負值時，自身數(shù)據(jù)線的電壓變化對像素電壓的耦合拉動作用較大(Cpd1>Cpd2)；反之相鄰數(shù)據(jù)線電壓變化的耦合作用大(Cpd2>Cpd1)，兩種耦合作用現(xiàn)象不同。

2.2.1 自耦合

圖3為基于自耦合的垂直串?dāng)_及波形。此時，L1

圖3 基于自耦合的垂直串?dāng)_的現(xiàn)象(a)及波形(b)

2.2.2 互耦合

圖4為基于互耦合的垂直串?dāng)_及波形。此時，L1>L2，2ITO與數(shù)據(jù)線的交疊面積為正值。對于A′區(qū)域，t1階段像素充電結(jié)束后，TFT關(guān)閉，由于相鄰數(shù)據(jù)線為相反極性，t2階段時，相鄰數(shù)據(jù)線給白塊區(qū)域充電時，電壓瞬間跳變到相反極性的高電平，在電容耦合的作用下，A′區(qū)域的像素電壓向靠近Vcom方向耦合跳變，與A區(qū)域相比表現(xiàn)為發(fā)黑；同理，對于B′區(qū)域，在t1和t2階段，受相鄰數(shù)據(jù)線相同極性的電壓跳變影響，像素電壓被拉高，導(dǎo)致B′區(qū)域與B相比整體表現(xiàn)為發(fā)白。

圖4 基于互耦合的垂直串?dāng)_的現(xiàn)象(a)及波形(b)

無論自耦合或互耦合占主導(dǎo)，其本質(zhì)均為數(shù)據(jù)線電壓跳變帶來的耦合電容Cpd的影響，其影響程度為：

(5)

Cpd1與Cpd2差值和2ITO與數(shù)據(jù)線的交疊面積相關(guān)，2ITO與數(shù)據(jù)線的交疊面積越小，PVX和GI厚度越小，2ITO寬度越大，耦合電容的影響程度越小。

3 實 驗

實驗樣品為大尺寸8 K 60 Hz的模組產(chǎn)品若干，均為GOA(Gate Driver on Array)產(chǎn)品。

3.1 模擬分析

使用Techwiz軟件進行Cpd仿真模擬。Cpd影響因子有Cst、2ITO與數(shù)據(jù)線的交疊面積，模擬時輸入產(chǎn)品的相關(guān)參數(shù)，可得到在Cst相關(guān)參數(shù)改變時，Cpd大小和2ITO與數(shù)據(jù)線的交疊面積變化的關(guān)系曲線。

3.2 正反置實驗

將試驗樣品的彩膜側(cè)和陣列側(cè)分別朝向背光源，并規(guī)定陣列側(cè)朝向背光源為正置，彩膜側(cè)朝向背光源為反置，同時規(guī)定中間白框的4個角為1～4號點位，如圖5所示。反置時，TFT不受光照影響，漏電流基本可忽略，觀察并記錄正反置各點位垂直串?dāng)_的現(xiàn)象和等級。

圖5 垂直串?dāng)_的點位

4 結(jié)果與討論

4.1 垂直串?dāng)_的影響因素

4.1.1Cpd影響因子模擬

圖6模擬了PVX厚度以及2ITO寬度變化時，Cpd影響程度隨2ITO與數(shù)據(jù)線的交疊面積變化的關(guān)系曲線。OVL為負值時，2ITO離自身數(shù)據(jù)線較近，表現(xiàn)為自耦；反之為互耦。由圖中可以看出，互耦方向的斜率較自耦大，即，互耦的影響程度大于自耦；而隨著PVX厚度的減小以及2ITO寬度的增大，Cst也不斷增大，正向與負向的斜率均減小，這說明互耦及自耦的影響程度均下降；同時，當(dāng)2ITO寬度由2.4 μm增大到2.8 μm時，像素電極的寬度也在增大，其距離數(shù)據(jù)線的寬度減小，這就導(dǎo)致曲線的頂點向左平移，最低點為-0.2，即當(dāng)2ITO與數(shù)據(jù)線的交疊面積為0時，整體表現(xiàn)為互耦。

圖6 Cpd影響因子模擬

4.1.2Cpd對垂直串?dāng)_的影響

如上文所述，樣品反置在背光源點燈時，基本可排除漏電流的影響，像素電壓僅受Cpd的拉動。表1為不同2ITO與數(shù)據(jù)線的交疊面積樣品，正反置點燈時，點位1垂直串?dāng)_的現(xiàn)象和等級。由表1反置現(xiàn)象可見，互耦現(xiàn)象表現(xiàn)為上黑下白，而自耦表現(xiàn)為上白下黑；當(dāng)耦合拉動方向一致時，隨著2ITO與數(shù)據(jù)線的交疊面積的不斷增大，垂直串?dāng)_的等級不斷加重；同時，當(dāng)自耦與互耦方向均偏移相同的量時，互耦現(xiàn)象的不良等級高于自耦，與仿真模擬結(jié)果一致。

表1 不同2ITO交疊面積垂直串?dāng)_的現(xiàn)象

正置現(xiàn)象受漏電流的影響，由于漏電流拉動下的垂直串?dāng)_表現(xiàn)為上白下黑，現(xiàn)象與互耦的上黑下白可中和，相反的，會與自耦現(xiàn)象疊加，加重垂直串?dāng)_的不良等級。在保持該漏電流的水平下，交疊面積+0.2表現(xiàn)最優(yōu)。然而，由于大尺寸產(chǎn)品漏電流與2ITO與數(shù)據(jù)線的交疊面積基板分布均一性難以控制，為增大工藝波動的允許范圍，漏電流需進一步優(yōu)化，同時需同步評估與漏電流水平相匹配的2ITO與數(shù)據(jù)線的交疊面積。

4.1.3Cst對垂直串?dāng)_的影響

由Cst的計算公式可知，Cst主要受柵極絕緣層(GI)、絕緣保護層(PVX)的厚度以及像素電極的寬度影響。本文研究了不同GI、PVX以及2ITO寬度時，垂直串?dāng)_的現(xiàn)象及等級，同時，為探究Cst增大時對于Cpd及Ioff的影響，表2中的樣品并未刻意管控2ITO交疊面積。由表2可知，由于反置時的現(xiàn)象發(fā)黑，與Ioff的影響相抵消，因此Ioff的影響程度為二者加和。當(dāng)PVX及GI的總厚度為780 nm時，漏電流的影響等級為L3.5，而Cpd的占比為L1.5；當(dāng)PVX及GI的總厚度不斷下降至580 nm時，漏電流的等級下降為L1.5，同時反置現(xiàn)象完全消失，Cpd的影響完全消除。當(dāng)2ITO的寬度由2.4 μm增大到2.8 μm時，Cst也會同步增大，此時漏電流的影響等級為L3，而Cpd導(dǎo)致的串?dāng)_等級依然為L1.5。這是由于當(dāng)2ITO寬度增大時，像素電極與數(shù)據(jù)線的整體距離也會發(fā)生改變，導(dǎo)致模擬曲線整體左移，互耦合的影響增大，因此Cpd導(dǎo)致的串?dāng)_等級不變。因此，當(dāng)Cst增大時，Cpd與Ioff的影響程度均會降低。

表2 不同存儲電容時垂直串?dāng)_的現(xiàn)象

當(dāng)PVX厚度為300 nm，GI厚度為280 nm時，樣品無論是正置和反置，垂直串?dāng)_的嚴重程度都最低。然而，由于GI厚度280 nm，會增大源漏極與柵極的靜電擊穿風(fēng)險，且PVX減薄時，樣品光學(xué)特性也會隨之改變，因此選擇4#條件PVX厚度400 nm，GI厚度380 nm，2ITO寬度2.8 μm作為存儲電容的最佳工藝。

4.1.4Ioff對垂直串?dāng)_的影響

為探究Ioff大小對于垂直串?dāng)_的影響，本文在適當(dāng)調(diào)整半導(dǎo)體層鍍膜工藝條件的基礎(chǔ)上，制備不同漏電流的樣品，并嚴格控制2ITO的交疊面積，將Cpd的影響降至最低。觀察樣品正置時，垂直串?dāng)_的現(xiàn)象及等級。

TFT的漏電流由柵極關(guān)態(tài)電壓和源極電壓共同決定[10]。在本實驗樣品中，柵極關(guān)態(tài)電壓為-8.5 V，灰階255的正負幀數(shù)據(jù)電壓分別為0.5 V和15.1 V，灰階63的正負幀像素電壓分別為5.22 V和10.38 V。由上文機理可知，點位1的漏電流主要受t2階段灰階255的影響，因此漏電流Ioff主要受Vgs為-9 V和-19 V的影響。由表3可知，當(dāng)-9 V漏電流減小，而-19 V漏電流增大時，不良等級下降幅度較小；只有當(dāng)?shù)谌M試樣中，-9 V和-19 V的漏電流同時減小時，垂直串?dāng)_的不良等級才會明顯降低。因此，選擇3#工藝參數(shù)作為漏電流的最佳條件。

表3 不同漏電流時垂直串?dāng)_的現(xiàn)象

4.2 垂直串?dāng)_的改善對策

由于大尺寸產(chǎn)品2ITO交疊面積以及漏電流等各項參數(shù)在基板上的分布無法做到完全一致，因此需盡可能減小漏電流、增大存儲電容Cst，以增大工藝的波動范圍。由上文的分析可知，Cst條件選擇PVX厚度400 nm，GI厚度380 nm，2ITO寬度2.8 μm；漏電流條件選擇第三組試樣中的工藝參數(shù)。由于a-Si產(chǎn)品漏電流繼續(xù)下降的空間較小，因此需在最佳Cst與Ioff的條件下選擇較優(yōu)的2ITO與數(shù)據(jù)線交疊面積，以期盡量降低正置時漏電流的影響。

由上文Cpd的影響分析可知，當(dāng)2ITO交疊面積為負值時，會與漏電流現(xiàn)象有疊加作用，當(dāng)交疊面積大于+0.4時，現(xiàn)象以Cpd拉動為主。表4為在最佳Cst與漏電流的條件下不同2ITO交疊面積中心值樣品的不良率，其中，正置串?dāng)_等級為L2.5時，判定為不良。由表4可知，當(dāng)交疊面積由+1逐漸增大到+4時，正置發(fā)黑現(xiàn)象逐漸加重，不良比率不斷增大；而交疊面積0和+1相比，不良比率差異不大，但現(xiàn)象有差異。交疊面積為0時，正置垂直串?dāng)_現(xiàn)象多為發(fā)白，而交疊面積增大到+1時，現(xiàn)象多為發(fā)黑。這是由于2ITO寬度為2.8 μm，交疊面積為0時，與2ITO寬度2.4 μm，交疊面積為+1時的Cpd影響程度一致(表5)，因此，2ITO寬度增大所帶來的Cpd影響程度即可有效改善漏電流帶來的垂直串?dāng)_。受大尺寸基板膜層分布均一性所限，垂直串?dāng)_現(xiàn)象不可能完全消除，但在最佳漏電流、存儲電容與2ITO交疊面積條件下，垂直串?dāng)_不良比率可由55.6%下降到4.2%。

表4 最佳漏電流及存儲電容條件下不同2ITO交疊面積時的垂直串?dāng)_不良率

表5 不同2ITO寬度和交疊面積時的Cpd/Cst的模擬值

5 結(jié) 論

垂直串?dāng)_的產(chǎn)生，受漏電流和耦合電容Cpd的影響。對于大尺寸高分辨率產(chǎn)品，其存儲電容小，布線密，像素電壓更易受到拉動而產(chǎn)生串?dāng)_。本文通過軟件模擬了Cpd的影響因子，再結(jié)合不同2ITO交疊面積樣品的反置現(xiàn)象確定Cpd的影響程度，同時通過改變各項工藝參數(shù)確定最佳存儲電容及漏電流條件，最后在最佳存儲電容及漏電流條件下探討與之匹配的2ITO交疊面積。在PVX厚度400 nm，GI厚度380 nm，2ITO寬度2.8 μm，2ITO與數(shù)據(jù)線交疊面積為0，漏電流為3#條件時，不良比率由最初的55.6%下降至4.2%，畫質(zhì)大幅改善。本文研究成果對于后續(xù)大尺寸高分辨率產(chǎn)品的工藝、設(shè)計思路及解決問題的方式有重要的指導(dǎo)作用。