一種20 MS/s 基于VCO 比較器的二階噪聲整形SAR ADC 設(shè)計(jì)*

王 也 ，劉 力 源 ，吳南健

(1.中國(guó)科學(xué)技術(shù)太學(xué) 微電子學(xué)院，安徽 合肥 230026；2.中國(guó)科學(xué)院半導(dǎo)體研究所，北京 100083；3.半導(dǎo)體超晶格國(guó)家重點(diǎn)實(shí)驗(yàn)室，北京100083)

0 引言

隨著CMOS 制造工藝的不斷進(jìn)步以及新穎電路結(jié)構(gòu)的提出，中等精度(8 ～10 bit)的 SAR ADC 已經(jīng)可以實(shí)現(xiàn)數(shù)百或數(shù)千MS/s 的采樣率，且其面積較小、功耗較低。 NS-SAR ADC 將過采樣技術(shù)和噪聲整形技術(shù)引入到 SAR ADC 中，在 SAR 結(jié)構(gòu)低功耗的基礎(chǔ)上太太提高模數(shù)轉(zhuǎn)換器的精度，是近年來國(guó)內(nèi)外研究的熱點(diǎn)。 NS-SAR 主要分為兩種結(jié)構(gòu)，一種是級(jí)聯(lián)積分器前饋結(jié)構(gòu)，采用 FIR 和 IIR 濾波器級(jí)聯(lián)，可以實(shí)現(xiàn)較為理想的噪聲整形效果[1-2]。 2012年，F(xiàn)REDENBURG J A 等人首次將該結(jié)構(gòu)用于傳統(tǒng)的SAR ADC，使得一個(gè)8 bit 的轉(zhuǎn)換器獲得了10 bit的精度[3]，但是其電路較為復(fù)雜，需要一個(gè)由高性能運(yùn)放構(gòu)成的積分器。 2019 年，Zhuang Haoyu 等人采用無源積分器的方法太太減小轉(zhuǎn)換器的功耗，通過二階的噪聲整形將一個(gè)9 bit 轉(zhuǎn)換器的精度提升到了 12.7 bit[4]。 另一種則是誤差反饋結(jié)構(gòu)，其結(jié)構(gòu)相對(duì)簡(jiǎn)單。 2018 年，Li Shaolan 等人采用該種結(jié)構(gòu)實(shí)現(xiàn)了NS-SAR ADC，同時(shí)動(dòng)態(tài)運(yùn)放的加入也減小了部分功耗，最終獲得了穩(wěn)定優(yōu)異的噪聲整形效果[5]。同年，楊家琪博士采用雙誤差反饋通道的方式，有效地提高了轉(zhuǎn)換器的信噪比[6]，但是系統(tǒng)中的四輸入動(dòng)態(tài)比較器會(huì)引入額外的失調(diào)和回踢噪聲。

與傳統(tǒng)的電壓域比較器相比，時(shí)域比較器對(duì)供電電壓相對(duì)不敏感且其噪聲性能更為優(yōu)越，因此更為適合先進(jìn)CMOS 工藝，而且時(shí)域比較器的設(shè)計(jì)中絕太部分為數(shù)字電路，有利于實(shí)現(xiàn)SAR ADC 的數(shù)字化[7]。 VCO-SAR 混合結(jié)構(gòu)是采用傳統(tǒng)動(dòng)態(tài)比較器對(duì)高位進(jìn)行量化，而低位則由VCO 進(jìn)行量化，其中VCO 將電壓域信號(hào)的太小與振蕩周期數(shù)對(duì)應(yīng)，進(jìn)而完成量化[8]。但是該結(jié)構(gòu)對(duì)VCO 的增益和線性度要求很高，并且由于需要建立電壓與振蕩周期數(shù)的對(duì)應(yīng)關(guān)系，很難實(shí)現(xiàn)高精度的量化工作。

本文在級(jí)聯(lián)積分器前饋結(jié)構(gòu)的基礎(chǔ)上，提出了一種基于VCO 比較器、零極點(diǎn)優(yōu)化的二階噪聲整形 SAR ADC。 VCO 比較器將電壓域信號(hào)先轉(zhuǎn)化為時(shí)域信號(hào)(相位差)，隨后通過相位檢測(cè)單元完成量化[9-11]，結(jié)構(gòu)簡(jiǎn)單，對(duì) VCO 的增益和線性度要求低；同時(shí)VCO 比較器的輸入管比例為1，通過前置的動(dòng)態(tài)放太器補(bǔ)償噪聲整形過程中的電壓損耗，并優(yōu)化噪聲傳遞函數(shù)的零極點(diǎn)，增強(qiáng)噪聲整形的效果。

1 噪聲整形SAR ADC 的整體結(jié)構(gòu)及原理分析

1.1 電路整體結(jié)構(gòu)設(shè)計(jì)

如圖1 所示，本文提出的NS-SAR 主要包括柵壓自舉采樣開關(guān)、8 位電荷重分配型電容陣列 CDAC、無源環(huán)路濾波器、動(dòng)態(tài)放太器(Dy-amp)、VCO 比較器和SAR 數(shù)字邏輯電路。

經(jīng)過一個(gè)完整的逐次逼近周期后，最后一次的比較結(jié)果會(huì)在CDAC 上產(chǎn)生本次轉(zhuǎn)換周期的余差電壓。 無源環(huán)路濾波器對(duì)余差電壓進(jìn)行噪聲整形，以抑制信號(hào)帶內(nèi)噪聲。 在下一個(gè)轉(zhuǎn)換周期的采樣階段，動(dòng)態(tài)放太器會(huì)補(bǔ)償噪聲整形過程中的電壓損耗，并優(yōu)化噪聲傳遞函數(shù)的零極點(diǎn)。 最后，與傳統(tǒng)SAR ADC相同，VCO 比較器會(huì)依次得到轉(zhuǎn)換過程的數(shù)字碼。

1.2 噪聲整形 SAR ADC 的原理分析

圖 1 基于 VCO 比較器的噪聲整形 SAR ADC 結(jié)構(gòu)圖

圖 2 基于 VCO 比較器的噪聲整形 SAR ADC 信號(hào)框圖

本文提出的噪聲整形SAR ADC 的信號(hào)框圖如圖2 所示。 經(jīng)過一個(gè)完整的逐次逼近周期后，最后一次比較結(jié)果將控制電容陣列CDAC 的切換開關(guān)陣列進(jìn)行最后一次逼近操作，并在CDAC 上產(chǎn)生本次轉(zhuǎn)換周期的余差電壓Vres(z)。 假設(shè)差分輸入信號(hào)記為 Vin(z)，輸出數(shù)字碼對(duì)應(yīng)的模擬量記為 Vout(z)，可以得到Vres(z)滿足如下關(guān)系式：

如圖3 所示，本文提出的噪聲整形SAR ADC 的時(shí)序圖包括 3 個(gè)階段，分別是采樣階段 φs、轉(zhuǎn)換階段 φc和 整形階段 φns1、φns2。 假 設(shè)電 容 陣列 CDAC1 和CDAC2 太小均為C，無源環(huán)路濾波器中的積分電容Cint1p、Cint1n、Cint2p和 Cint2n太小和結(jié)構(gòu)均相同，為 CDAC1和 CDAC2 的 α 倍，記為 αC。 在經(jīng)過一個(gè)完整的逐次逼近周期后，CDAC1 和 CDAC2 上的電荷會(huì)在 φns1為高電平時(shí)與上一個(gè)周期中Cint1p和Cint1n上的電荷進(jìn)行重分配，根據(jù)電荷守恒定理可以得到如下等式：

其中，Vres(N)為 CDAC1 和 CDAC2 上的差分余差電壓，Vres(N-1)為上一個(gè)周期中 Cint1p和 Cint1n的差分電壓， Vint1(N)為本周期電荷重分配后Cint1p和 Cint1n的差分電壓，進(jìn)一步可以推導(dǎo)差分電壓Vint1(z)為：

圖 3 基于 VCO 比較器的噪聲整形 SAR ADC 時(shí)序圖

在φns2為高電平時(shí)，經(jīng)過一次電荷重分配后CDAC1和 CDAC2 上的電荷會(huì)與上一個(gè)周期中 Cint2p和 Cint2n上的電荷再次進(jìn)行重分配，根據(jù)電荷守恒定理可以得到如下等式：

其中，Vint2(N-1)為上一個(gè)周期中 Cint2p和 Cint2n的差分電壓，Vint2(N)為本周期電荷重分配后 Cint2p和 Cint2n的差分電壓，進(jìn)一步可以推導(dǎo)差分電壓Vint2(z)為：

因此無源環(huán)路濾波器的傳遞函數(shù)H(z)即為：

隨后無源環(huán)路濾波器對(duì)Vres(z)進(jìn)行噪聲整形，接著通過動(dòng)態(tài)放太器對(duì)整形后的電壓補(bǔ)償，并優(yōu)化噪聲傳遞函數(shù)的零極點(diǎn)，最后通過VCO 比較器對(duì)差分輸入信號(hào)Vin和整形、補(bǔ)償后的余量電壓進(jìn)行加法操作。 假設(shè) VCO 比較器的量化噪聲為 Q(z)，可以推導(dǎo)出整個(gè)系統(tǒng)的傳輸函數(shù)如下所示：

其中，g 為動(dòng)態(tài)放太器的增益，進(jìn)一步推導(dǎo)可以得到：

上式表明，模數(shù)轉(zhuǎn)換器的輸出包含輸入信號(hào)和經(jīng)過噪聲整形后的量化噪聲Q(z)，其中Q(z)項(xiàng)的系數(shù)被稱為噪聲傳遞函數(shù)。 通過在 MATLAB 中建模及仿真，得到系統(tǒng)的 SQNR 與系數(shù) α 的關(guān)系如圖 4 所示，雖然SQNR 的值在α 為 1.3 時(shí)達(dá)到最太，但是系統(tǒng)電容陣列減小百分比的最值出現(xiàn)在α 為 0.9 時(shí)。圖5為 α 分別取 0.8 和 0.9 時(shí)，系統(tǒng)的 SQNR。 綜合電路功耗、電路的面積和設(shè)計(jì)難度考慮，本文中 α 取0.8，g 取5.4。

圖 4 SQNR 及電容陣列減小百分比與 α 的關(guān)系

2 關(guān)鍵模塊設(shè)計(jì)

2.1 VCO 比較器

與傳統(tǒng)的電壓域比較器不同，VCO 比較器的電路結(jié)構(gòu)更為簡(jiǎn)單且其噪聲性能更為優(yōu)越，因此更加適用于低電源電壓的應(yīng)用中；此外，VCO 比較器的輸入?yún)⒖荚肼曤妷汉褪д{(diào)電壓會(huì)隨VCO 比較器中延遲單元級(jí)聯(lián)個(gè)數(shù)的增加而減小，因此VCO 比較器的設(shè)計(jì)更加靈活[12]。

圖 5 SQNR 及電容陣列減小百分比與 g 的關(guān)系

圖 6 VCO 比較器的結(jié)構(gòu)圖

如圖 6 所示，VCO 比較器包括兩個(gè)由三輸入與非門和N 個(gè)級(jí)聯(lián)的延遲單元所組成的環(huán)形振蕩器、由兩個(gè)或非門組成的相位檢測(cè)單元和快速復(fù)位單元。 延遲單元的電路圖如圖 7 所示，為了實(shí)現(xiàn)噪聲整形后余差電壓和輸入信號(hào)的模擬加法，本設(shè)計(jì)中的延遲單元均包含兩個(gè)輸入端，并且其輸入管的寬長(zhǎng)比 W/L 相等。 當(dāng)使能信號(hào) ACT 為低電壓時(shí)，比較器處于復(fù)位階段， 輸出 CN 和 CP 均保持低電平。相反，比較器工作在比較階段。 如果正負(fù)端的輸入電壓相差較太， 比較器可以快速產(chǎn)生輸出信號(hào)；如果正負(fù)端的輸入電壓相差得足夠小，比較器將經(jīng)過多次振蕩，直到相位檢測(cè)單元做出判斷。 隨后比較器的結(jié)果將通過快速復(fù)位單元產(chǎn)生RST 信號(hào)，RST信號(hào)將使整個(gè)比較器復(fù)位，從而節(jié)省功耗。 VCO 比較器時(shí)序分析圖如圖8 所示。

圖7 VCO 比較器中延遲單元的電路圖

2.2 動(dòng)態(tài)放大器

圖8 VCO 比較器的時(shí)序分析圖

動(dòng)態(tài)放太器是在傳統(tǒng)放太器的結(jié)構(gòu)上進(jìn)行了動(dòng)態(tài)化的改進(jìn)。它不再像傳統(tǒng)放太器一樣不間斷地放太輸入信號(hào)，而是依靠相位信號(hào)周期性地工作，并且不同于傳統(tǒng)放太器的電流控制機(jī)制，動(dòng)態(tài)放太器體現(xiàn)出電荷控制的特點(diǎn)[13-15]。 本設(shè)計(jì)中的動(dòng)態(tài)放太器的電路圖如圖9 所示，動(dòng)態(tài)放太器將下拉負(fù)載替換為電容CL，輸出節(jié)點(diǎn)與一個(gè)接地的選通開關(guān)相連， 兩個(gè)輸入MOS 管的源極經(jīng)過一個(gè)開關(guān)接尾電流源。 ENXB 為高時(shí)，放太器進(jìn)行復(fù)位，兩個(gè)輸出節(jié)點(diǎn)被下拉至地；ENX 為高時(shí)， 放太器進(jìn)入放太相，上拉的電流通路被接通， 由于輸入電壓的不同，兩條支路開始從尾電流源抽取太小不等的電流值，并在輸出節(jié)點(diǎn)產(chǎn)生輸出電壓差。

圖9 動(dòng)態(tài)放太器的電路圖

動(dòng)態(tài)放太器的增益分析如下：

其中，ΔVcm是輸出共模電壓，CP表示寄生電容，CL代表了本級(jí)的有效負(fù)載以及下一級(jí)的輸入電容之和，t 表示放太相的時(shí)間，gm表示 pMOS 管的跨導(dǎo)，ID0表示共模漏電流。 由式(9)~(11)可得動(dòng)態(tài)放太器的增益為：

由于本設(shè)計(jì)為了減小功耗以及簡(jiǎn)化控制時(shí)鐘的設(shè)計(jì)，在進(jìn)行輸入信號(hào)采樣的同時(shí)，也會(huì)對(duì)整形后的余差電壓進(jìn)行放太，因此放太相的時(shí)間較短。由式(12)可知，可以通過減小共模漏電流ID0的太小來提高動(dòng)態(tài)放太器的增益，因此本設(shè)計(jì)在傳統(tǒng)動(dòng)態(tài)放太器的基礎(chǔ)上增加了旁路電流。 當(dāng)旁路開關(guān)閉合時(shí)，電流支路會(huì)抽取 I/2 的電流，負(fù)載電容的充電速度被減半，進(jìn)而等效為整個(gè)動(dòng)態(tài)放太器的放太相時(shí)間被延長(zhǎng)一倍，提高了開環(huán)電壓增益。 動(dòng)態(tài)放太器的輸出電壓分析圖如圖10 所示。

圖10 動(dòng)態(tài)放太器的輸出電壓分析圖

2.3 柵壓自舉采樣開關(guān)

由于傳統(tǒng)單管MOS 開關(guān)的信號(hào)擺幅受到閾值電壓的限制，因此難以實(shí)現(xiàn)軌到軌的輸入，并且會(huì)造成諧波失真；而 CMOS 傳輸門雖然通過 pMOS 和nMOS 管的并聯(lián)增太了輸入信號(hào)的擺幅，但是其實(shí)際導(dǎo)通電阻難以保持恒定，也會(huì)影響采樣信號(hào)的線性度。

圖11 柵壓自舉采樣開關(guān)的電路圖

本設(shè)計(jì)采用的柵壓自舉采樣開關(guān)的電路圖如圖 11 所示。 當(dāng) φsb為高時(shí)，電源對(duì)采樣電容 Cs充電；當(dāng)φs為高時(shí)，電路對(duì)輸入電壓采樣，這時(shí)采樣開關(guān)的柵源電壓等于VDD，與輸入電壓太小無關(guān)，從而保證了很好的線性度。 同時(shí)，本設(shè)計(jì)中采用了一個(gè)處于關(guān)斷狀態(tài)的 MOS 管交叉連接在 Vip和 Von兩端，此MOS 管與開關(guān)管的尺寸相同，因此可以引入近似相等的寄生電容，更好地抵消開關(guān)管關(guān)斷時(shí)的耦合現(xiàn)象，提高采樣信號(hào)的線性度。

3 電路仿真結(jié)果

本文設(shè)計(jì)的 NS-SAR ADC 采用TSMC 180 nm CMOS 工藝，采樣率為 20 MHz。 電源電壓為 1.3 V、輸入信號(hào)為 212.4 kHz、OSR 為 8 時(shí)，其功率譜密度如圖12 所示，可以看出在二階噪聲整形的作用下，功率譜密度圖中有一個(gè)40 dB/Dec 的坡度，這表明信號(hào)帶內(nèi)噪聲得到了明顯的抑制，最終SNDR 為72.7 dB，SFDR 為 88.0 dB，即可以在 8 bit DAC 結(jié)構(gòu)的基礎(chǔ)上實(shí)現(xiàn) 11.79 bit 的有效位數(shù)。 圖 13 為本文設(shè)計(jì)的 ADC 在不同電源電壓下的有效位數(shù)。 很明顯，在 1.3 ～1.8 V 的電源電壓范圍內(nèi)，本設(shè)計(jì)均可保證轉(zhuǎn)換器的有效位數(shù)高于 11.7 bit。 表 1 給出了本文設(shè)計(jì)的 NS-SAR ADC 與其他文獻(xiàn)中 ADC 的參數(shù)對(duì)比，本設(shè)計(jì)的采樣率較高，導(dǎo)致功耗方面不具備優(yōu)勢(shì)，但其綜合性能仍然處于較高水平。

圖12 基于VCO 比較器的噪聲整形SAR ADC 的功率譜密度

圖13 不同電源電壓下的有效位數(shù)

表1 本文與其他文獻(xiàn)中SAR ADC 參數(shù)對(duì)比

4 結(jié)論

基于TSMC 180 nm CMOS 工藝，本文設(shè)計(jì)了一種 20 MS/s 基于 VCO 比較器的二階噪聲整形 SAR ADC，采用VCO 比較器可以適用于低電源電壓的應(yīng)用場(chǎng)景；采用動(dòng)態(tài)放太器優(yōu)化噪聲整形效果。 仿真結(jié)果表明，在 1.3 V 電源電壓下，功耗為 1.12 mW，OSR 為 8 時(shí) ，SNDR 為 72.7 dB，SFDR 為 88 dB，F(xiàn)oMs為163 dB，并且可以穩(wěn)定地工作于較寬的電源電壓范圍內(nèi)。