基于快行FIR 濾波器的數(shù)字下變頻設(shè)計(jì)及FPGA 實(shí)現(xiàn)①

孫 星,李 剛,姜 童,孫寶華

(中國空間技術(shù)研究院西安分院,西安 710000)

0 引言

現(xiàn)代戰(zhàn)爭對(duì)戰(zhàn)場態(tài)勢(shì)的即時(shí)性要求越來越高,合成孔徑雷達(dá)可以獲得地面二維高分辨率的圖像,不懼各種惡劣天氣,具有全天候、全天時(shí)工作優(yōu)勢(shì),并且作用距離大,可以大大提高雷達(dá)的信息獲取能力,已成為對(duì)戰(zhàn)場偵察的重要手段[1]。

雷達(dá)信號(hào)處理中往往需要對(duì)接收的回波信號(hào)進(jìn)行下變頻處理,由于雷達(dá)系統(tǒng)的分辨率要求越來越高,發(fā)射信號(hào)帶寬往往高達(dá)1 GHz。 受限于AD 芯片和FPGA 芯片的處理速率,傳統(tǒng)的雷達(dá)接收系統(tǒng)采用模擬正交解調(diào)技術(shù),不可避免地存在各種形式的誤差,包括相參信號(hào)I、Q 的幅相不一致性和正交性誤差,通道間頻率特性失配等。 隨著高速集成電路技術(shù)的快速發(fā)展,高速ADC 和高性能FPGA 芯片不斷出現(xiàn),使得中頻數(shù)字采樣成為可能。 中頻采樣具有數(shù)字系統(tǒng)固有的許多優(yōu)點(diǎn),其正交性和一致性要遠(yuǎn)遠(yuǎn)好于傳統(tǒng)模擬方法得到的正交I/Q 信號(hào)。 中頻采樣后利用數(shù)字下變頻(digital down converter,DDC)技術(shù)將高頻數(shù)據(jù)流信號(hào)變成易于后端數(shù)字信號(hào)處理器實(shí)時(shí)處理的低頻數(shù)據(jù)流信號(hào),這樣可減少系統(tǒng)的復(fù)雜性,提高微波遙感數(shù)據(jù)處理器的數(shù)字化程度和性能[2]。

目前,在FPGA 中實(shí)現(xiàn)FIR 濾波常用的有乘累加串行結(jié)構(gòu)和并行結(jié)構(gòu)兩種方法。 串行濾波器所占硬件資源較少,但對(duì)N階濾波器完成一次濾波需要進(jìn)行N次乘累加運(yùn)算,速度較慢,僅適用于低速中頻采樣后濾波處理。 并行濾波器采用多個(gè)乘法器和并行加法器按流水結(jié)構(gòu)工作,能夠達(dá)到較快的速度,提高濾波器的吞吐量,并降低功耗,可以用于高速中頻采樣后濾波處理。 但隨著并行度的增加,其硬件資源消耗也呈線性增加,這種硬件消耗在很多情況下往往是不允許的。 從Winograd 的著作中可以知道,兩個(gè)N-1 次的多項(xiàng)式相乘,可以只用2N-1 次乘法運(yùn)算,降低的乘法運(yùn)算次數(shù),被額外的加法運(yùn)算代替[3]。 由于加法器比乘法器具有更快的運(yùn)算時(shí)間和更小的硬件消耗,通過這種算法優(yōu)化可以達(dá)到濾波運(yùn)算速度和硬件消耗的平衡。

文獻(xiàn)[2]和文獻(xiàn)[4]中采樣率均低于100 MHz,采用串行結(jié)構(gòu)方法實(shí)現(xiàn)FIR 濾波。 文獻(xiàn)[5]和文獻(xiàn)[6]中采用并行結(jié)構(gòu)方法實(shí)現(xiàn)FIR 濾波,并行度分別為4 路和8 路,提高了數(shù)據(jù)的吞吐率,分別高達(dá)1 Gbps 和2 Gbps,但沒有對(duì)并行濾波器結(jié)構(gòu)進(jìn)行優(yōu)化,消耗較多硬件資源。 文獻(xiàn)[3]研究了優(yōu)化并行濾波結(jié)構(gòu)的快行FIR 算法理論,但沒有給出并行度為8 的快行濾波器實(shí)現(xiàn)結(jié)構(gòu)。 文獻(xiàn)[7]在FPGA 中采用并行度為2 的快行濾波器實(shí)現(xiàn)結(jié)構(gòu),將數(shù)據(jù)吞吐率提高到320 Mbps 以上,同時(shí)節(jié)省了硬件開銷。文章高速AD 采樣率達(dá)2 Gbps,首先從理論上得出8路并行濾波器和優(yōu)化后8 路快行濾波器的實(shí)現(xiàn)結(jié)構(gòu),然后在FPGA 中編程實(shí)現(xiàn),并對(duì)兩種實(shí)現(xiàn)結(jié)構(gòu)消耗的硬件資源進(jìn)行了比較,最后結(jié)合工程項(xiàng)目給出了數(shù)字下變頻模塊的實(shí)驗(yàn)驗(yàn)證結(jié)果。

1 系統(tǒng)硬件組成

文章介紹的雷達(dá)系統(tǒng)數(shù)據(jù)處理部分包含信號(hào)處理單元、固存單元和數(shù)傳處理單元三塊單板,集成于一臺(tái)單機(jī)內(nèi),實(shí)現(xiàn)線性調(diào)頻信號(hào)的產(chǎn)生、雷達(dá)回波采集處理、數(shù)據(jù)存儲(chǔ)和下傳。 其中信號(hào)處理單元硬件框架如圖1 所示。

圖1 信號(hào)處理單元硬件框圖Fig.1 Signal processing unit hardware block diagram

圖1 中系統(tǒng)時(shí)鐘為2 GHz,通過時(shí)鐘管理芯片產(chǎn)生2 GHz 時(shí)鐘信號(hào)給高速ADC 和DAC,AD 和DA 采樣位數(shù)均為10 bit。 兩片 DDR 芯片用于 SAR 數(shù)據(jù) BAQ 壓縮處理時(shí)的高速乒乓緩存,FPGA 芯片選用XILINX 公司 Virtex-5 系列 1 300 萬門器件 XQ5VFX130T-1EF1738I,作為信號(hào)處理單元主控制器。

2 數(shù)字下變頻(DDC)原理

DDC 的基本功能就是將速率較高的數(shù)字中頻信號(hào)下變頻為數(shù)字基帶信號(hào),并降低信號(hào)的采樣速率。 DDC 一般由數(shù)控振蕩器(numerical control oscillator,NCO)、混頻器、低通濾波器和抽取器組成[4]。典型的DDC 基本原理框圖如圖2 所示。

圖2 典型的數(shù)字下變頻原理框圖Fig.2 Typical block diagram of digital down conversion

直接中頻采樣對(duì)采樣頻率有一定要求,需遵循帶通采樣定理[8]。 設(shè)信號(hào)的中心頻率為f0,采樣頻率為fs,信號(hào)帶寬B,根據(jù)帶通采樣定理:f0和fs之間的關(guān)系需滿足fs=4f0/(2m-1),m取能滿足fs≥2B的正整數(shù)。

文中SAR 系統(tǒng)中雷達(dá)回波信號(hào)的中心頻率f0=1.5 GHz,信號(hào)脈寬15 μs,信號(hào)帶寬B= 400 MHz,采樣頻率fs=2 GHz,即fs=4f0/3,滿足帶通采樣定理,則有:

將式(1)和式(2)與圖2 中AD 采集的數(shù)據(jù)相乘后,I 路只剩下偶數(shù)數(shù)據(jù),奇數(shù)數(shù)據(jù)相乘后為0,Q 路只剩下奇數(shù)數(shù)據(jù),偶數(shù)數(shù)據(jù)相乘后為0。 將圖2 中抽取步驟提前,將AD 輸入的偶數(shù)數(shù)據(jù)傳給I 路,奇數(shù)數(shù)據(jù)傳給Q 路,則圖2 中I 路的低通濾波器只剩下偶數(shù)部分,Q 路的低通濾波器只剩下奇數(shù)部分。DDC 原理圖可簡化為圖3 所示結(jié)構(gòu)。

圖3 簡化的數(shù)字下變頻原理圖Fig.3 Simplified block diagram of digital down conversion

本設(shè)計(jì)中頻雷達(dá)回波信號(hào)經(jīng)采樣率2 Gbps 的AD 芯片采樣后,轉(zhuǎn)換為4 路500 Mbps 的高速差分?jǐn)?shù)字信號(hào) DI、DQ、DId 和 DQd 傳輸給 FPGA,其中 DI 和DId 為采樣點(diǎn)的偶數(shù)部分,DQ 和DQd 為采樣點(diǎn)的奇數(shù)部分。 為了降低FPGA 內(nèi)部的時(shí)鐘速率,減小后續(xù)SAR 數(shù)據(jù)處理時(shí)序緊張風(fēng)險(xiǎn),FPGA 中使用ISERDES核將4 路高速數(shù)據(jù)降速為16 路125 Mbps 速率的數(shù)據(jù),其中偶數(shù)部分和奇數(shù)部分各8 路。 由于偶數(shù)部分和奇數(shù)部分相差半個(gè)采樣點(diǎn),需要通過時(shí)延濾波器加以校正,兩個(gè)時(shí)延濾波器系數(shù)都是從原低通濾波器抽取出來的,保證在幅度上具有較好的一致性。 偶數(shù)部分?jǐn)?shù)據(jù)進(jìn)入I 路時(shí)延濾波器,濾波器系數(shù)取原低通濾波器偶數(shù)部分,奇數(shù)部分?jǐn)?shù)據(jù)進(jìn)入Q 路時(shí)延濾波器,濾波器系數(shù)取原低通濾波器奇數(shù)部分。

3 并行和快行FIR 濾波器

設(shè)一個(gè) FIR 濾波器的輸入為x(n),系數(shù)為h(n),輸出為y(n),則在時(shí)域上有如式(3)關(guān)系[9]:

變換到頻域上有如式(4)關(guān)系:

把X(z)按2 并行濾波器多項(xiàng)式分解為偶數(shù)和奇數(shù)兩部分,有如式(5)關(guān)系:

其中X0(z2)和X1(z2)分別為x(2k)和x(2k+1),0≤k＜∞的頻域變換。 同理可以將H(z)分解為:

將式(5)和式(6)代入式(4)可得:

其中Y0(z2)和Y1(z2)分別為y(2k)和y(2k+1),0≤k＜∞的頻域變換。

把Y(z)按2 并行濾波器多項(xiàng)式分解為,可表示為如式(8)、式(9)兩種形式[10]:

其中X0,X1和H0,H1分別為輸入偶數(shù)和奇數(shù)的數(shù)據(jù)及系數(shù)Z變換。 式(3)和式(4)分別是并行度為2 的并行濾波器和快行濾波器的實(shí)現(xiàn)結(jié)構(gòu)。

同理,把Y(z)按8 并行濾波器多項(xiàng)式分解,為簡化表達(dá)式定義Xa+b=Xa+Xb,Ha+b=Ha+Hb。 則8 路并行濾波器結(jié)構(gòu)可表示為如式(10)形式:

8 路快行濾波器結(jié)構(gòu)可表示為如式(11)形式:

假設(shè)原始濾波器的階數(shù)為N,2 項(xiàng)分解后兩個(gè)子濾波器H0、H1階數(shù)均為N/2,8 項(xiàng)分解后8 個(gè)子濾波器H0-H7階數(shù)均為N/8。 從式(8) ~式(11)可以得出并行濾波器和快行濾波器消耗的乘法器和加法器資源[3]如表1 所列。

表1 并行濾波器和快行濾波器比較Tab.1 Parallel filter and fast filter comparison

從表1 可以看出:并行度為2 的快行濾波器比并行濾波器大約節(jié)省25%的乘法器個(gè)數(shù),并行度為8 的快行濾波器比并行濾波器大約節(jié)省56%的乘法器個(gè)數(shù)。

4 FPGA 實(shí)現(xiàn)結(jié)果

使用Matlab 工具設(shè)計(jì)階數(shù)為48 的原始低通濾波器,參數(shù)設(shè)置如圖4 所示。

圖4 低通濾波器參數(shù)設(shè)置Fig.4 Low-pass filter parameter setting

將原始低通濾波器48 個(gè)系數(shù)拆分成偶數(shù)部分和奇數(shù)部分,其中偶數(shù)部分為I 路時(shí)延濾波器系數(shù),奇數(shù)部分為Q 路時(shí)延濾波器系數(shù)。 兩路濾波器實(shí)現(xiàn)結(jié)構(gòu)完全相同,差別在于濾波器系數(shù)選取不一樣。以I 路時(shí)延濾波器為例,設(shè)濾波器系數(shù)h=h0,h1,…,h23,則8 路并行濾波器系統(tǒng)函數(shù)分別為:H0=[h,0,h8,h16],H1=[h1,h9,h17],…,H7=[h7,h15,h23],按照式(11)中8 路快行濾波器實(shí)現(xiàn)結(jié)構(gòu),得出28 個(gè)獨(dú)立的階數(shù)為3 的子濾波器系數(shù)和濾波器輸入,然后對(duì)28 個(gè)子濾波器輸出結(jié)果再按照式(11)進(jìn)行合并,最終輸出8 路125 MHz 時(shí)鐘速率并行濾波后結(jié)果Y0,Y1,…,Y7。

根據(jù)式(10)和式(11)實(shí)現(xiàn)結(jié)構(gòu),在FPGA 中分別編程實(shí)現(xiàn),占用的硬件資源如表2 所列。

從表2 可以看出:優(yōu)化后的快行濾波器與并行濾波器實(shí)現(xiàn)結(jié)構(gòu)硬件消耗相比較,在DSP48 資源消耗上改善效果顯著,大約節(jié)省40%,在寄存器資源消耗上改善也較為明顯,大約節(jié)省25%。

表2 并行濾波器和快行濾波器硬件資源比較(并行度為8)Tab.2 Parallel filter and fast filter hardware resource comparison(parallelism=8)

中頻信號(hào)經(jīng)高速AD 采集后,偶數(shù)和奇數(shù)部分在FPGA 中,分別經(jīng)過8 路快行濾波數(shù)字下變頻模塊處理后的結(jié)果如圖5 ~圖7 所示:

圖5 為數(shù)字下變頻后的時(shí)域波形,可以看出中頻信號(hào)被成功的下變頻為正交的基帶信號(hào)且兩路信號(hào)幅度一致性較好。

圖5 數(shù)字下變頻后時(shí)域波形Fig.5 Time domain waveform after digital down conversion

圖6 為數(shù)字下變頻后頻譜圖,可以看出下變頻后信號(hào)帶寬仍為400 MHz,頻譜圖上無明顯雜散點(diǎn),數(shù)字濾波器效果較好。

圖6 數(shù)字下變頻后頻譜Fig.6 Spectrum after digital down conversion

圖7 為數(shù)字下變頻后脈沖壓縮結(jié)果,可以看出脈壓效果優(yōu)異,滿足雷達(dá)系統(tǒng)指標(biāo)要求。

圖7 數(shù)字下變頻后脈壓結(jié)果Fig.5 Pulse compression result after digital down conversion

5 結(jié)論

文章采用8 路快行濾波器結(jié)構(gòu)的數(shù)字下變頻方法,降低了FPGA 內(nèi)部數(shù)據(jù)處理的時(shí)鐘速率,同時(shí)通過優(yōu)化并行濾波器的實(shí)現(xiàn)結(jié)構(gòu),硬件資源的消耗改善效果顯著,平衡了處理速率和硬件資源消耗的矛盾,實(shí)驗(yàn)結(jié)果表明該方法在2 Gbps 高速采樣率下性能優(yōu)異,占用硬件資源較少,具有較高的工程可行性和實(shí)用性。