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    基于FPGA的出砂信號(hào)同步采集與存儲(chǔ)系統(tǒng)設(shè)計(jì)

    2020-08-12 07:50:04趙建平王炳友
    儀表技術(shù)與傳感器 2020年7期
    關(guān)鍵詞:雙口布線延時(shí)

    趙建平,黨 博,胡 軍,王炳友,李 丹

    (西安石油大學(xué)電子工程學(xué)院,陜西西安 710065)

    0 引言

    出砂是油氣井在開發(fā)過程中存在的比較普遍的問題,隨著油氣田開發(fā)力度的不斷深入,油氣井出砂問題也日益突出。合理范圍內(nèi)的出砂是不可避免的,但過度的出砂會(huì)造成設(shè)備磨損、油管堵砂等問題,存在巨大安全隱患,嚴(yán)重影響生產(chǎn)井的正常生產(chǎn)作業(yè),增加油氣田生產(chǎn)成本[1]。因此,及時(shí)有效地監(jiān)測井下出砂狀況,深入研究出砂的各項(xiàng)指標(biāo)要求和應(yīng)用技術(shù)具有重要的意義。

    目前,國外尤其是歐美國家對(duì)出砂監(jiān)測系統(tǒng)的研究與應(yīng)用非常廣泛,處于世界領(lǐng)先地位。ClompOn公司自行設(shè)計(jì)的SandQTM含砂監(jiān)測系統(tǒng)是本行業(yè)的領(lǐng)導(dǎo)者,其通過無源超聲波技術(shù)測量原理,監(jiān)測砂粒撞擊井口彎管產(chǎn)生的超聲信號(hào)來測量生產(chǎn)過程中的實(shí)時(shí)出砂率,其測量精度較高,誤差較小,但是使用成本很高。此外,Landy公司等均有自行研制的出砂監(jiān)測系統(tǒng)應(yīng)用于實(shí)際中[2]。國內(nèi)關(guān)于出砂監(jiān)測系統(tǒng)的研究起步較晚,主要研究方向?yàn)槟P偷慕⒑屠碚摲椒ǖ难芯?,且以室?nèi)模擬實(shí)驗(yàn)為主,監(jiān)測系統(tǒng)精準(zhǔn)化、系統(tǒng)化程度不高,存在時(shí)間滯后現(xiàn)象,不能做到實(shí)時(shí)出砂監(jiān)測,且受復(fù)雜環(huán)境影響較大。目前,國內(nèi)并沒有專用的出砂監(jiān)測系統(tǒng)應(yīng)用于實(shí)際油氣田開采過程中。

    為了推進(jìn)油氣井出砂監(jiān)測系統(tǒng)在我國的研究與發(fā)展,針對(duì)傳統(tǒng)數(shù)據(jù)采集系統(tǒng)在出砂監(jiān)測應(yīng)用上采樣精度低、速度慢、通道少以及在復(fù)雜井下環(huán)境監(jiān)測性能不足等缺點(diǎn),提出將陣列式的理論應(yīng)用于出砂監(jiān)測系統(tǒng)來提高監(jiān)測性能[3-5]。本文從系統(tǒng)設(shè)計(jì)的角度出發(fā),首先闡述了硬件系統(tǒng)的整體架構(gòu)和軟件系統(tǒng)流程,然后針對(duì)陣列信號(hào)出砂采集系統(tǒng)的同步問題和存儲(chǔ)問題進(jìn)行了深入分析,并給出了相關(guān)解決方案,該系統(tǒng)擁有精度高、性能可靠、成本低和綜合化等諸多優(yōu)點(diǎn),具有實(shí)際應(yīng)用價(jià)值。

    1 系統(tǒng)方案設(shè)計(jì)

    1.1 硬件總體架構(gòu)

    圖1為陣列式出砂監(jiān)測系統(tǒng)的總體架構(gòu)框圖,主要由數(shù)據(jù)采集及預(yù)處理模塊、FPGA邏輯控制模塊、ARM數(shù)據(jù)處理模塊、LabVIEW上位機(jī)顯示模塊4部分組成[6-7]。

    圖1 系統(tǒng)總體架構(gòu)

    其中AD9650是一款流水線型雙通道、16位A/D轉(zhuǎn)換芯片,對(duì)于陣列傳感器信號(hào)共需要4片AD9650進(jìn)行數(shù)據(jù)采集[8]。考慮到FPGA引腳數(shù)量和資源的限制,系統(tǒng)使用2片F(xiàn)PGA芯片來共同負(fù)責(zé)8個(gè)通道數(shù)據(jù)的讀取與存儲(chǔ)。由FPGA通過SPI接口協(xié)議對(duì)A/D芯片相關(guān)寄存器配置使能,并結(jié)合A/D芯片采樣時(shí)序進(jìn)行數(shù)據(jù)采集;ARM與FPGA通過FSMC(flexible static memory controller,可變靜態(tài)存儲(chǔ)控制器)進(jìn)行通信,將緩存在FPGA中的數(shù)據(jù)進(jìn)行高速讀取,之后將處理過后的數(shù)據(jù)通過串口輸出到上位機(jī)LabVIEW進(jìn)行實(shí)時(shí)顯示,來達(dá)到油氣井出砂信號(hào)實(shí)時(shí)采集與顯示的目的[9-10]。

    1.2 系統(tǒng)軟件設(shè)計(jì)

    系統(tǒng)采用FPGA+ARM架構(gòu)的方法,因此程序采用C語言和硬件描述語言Verilog聯(lián)合編寫,通過C和Verilog分別實(shí)現(xiàn)對(duì)STM32和FPGA芯片編程處理。如圖2所示。系統(tǒng)上電初始化之后,F(xiàn)PGA對(duì)A/D芯片進(jìn)行配置,8通道開始數(shù)據(jù)采集,當(dāng)任意一個(gè)通道滿足設(shè)定的閾值條件后,則產(chǎn)生觸發(fā)標(biāo)志送給ARM進(jìn)行處理,ARM接收到觸發(fā)標(biāo)志之后產(chǎn)生Wr_start標(biāo)志,啟動(dòng)FPGA各個(gè)通道的雙口RAM進(jìn)行數(shù)據(jù)同步寫入,當(dāng)數(shù)據(jù)寫滿緩存器后,則產(chǎn)生req請(qǐng)求信號(hào),此時(shí)ARM通過中斷處理方式產(chǎn)生Rd_start信號(hào)并開始進(jìn)行數(shù)據(jù)讀取和上傳,此處利用中斷是為了避免查詢等待所造成的交互信息丟失的可能,當(dāng)上傳完所有數(shù)據(jù)后則產(chǎn)生ans應(yīng)答信號(hào),重新開啟FPGA側(cè)新一輪閾值判斷等過程,如此循環(huán),達(dá)到實(shí)時(shí)同步采集的過程。

    圖2 程序流程圖

    2 陣列信號(hào)同步處理方案設(shè)計(jì)

    對(duì)于陣列式出砂信號(hào)采集系統(tǒng)來說,同步采集至關(guān)重要,直接決定系統(tǒng)的優(yōu)劣。針對(duì)本系統(tǒng)結(jié)構(gòu),分析造成多通道采集系統(tǒng)不同步的可能因素主要有:模擬信號(hào)在各個(gè)通道上所經(jīng)歷的路徑延時(shí)、4片AD9650芯片采樣時(shí)鐘差異及采樣配置時(shí)間差異、2片F(xiàn)PGA芯片采集啟動(dòng)時(shí)間不同步等。綜合考慮,采取軟硬件結(jié)合同步的方式,以硬件為主,軟件為輔,充分發(fā)揮軟硬件系統(tǒng)各自的優(yōu)點(diǎn),取長補(bǔ)短,實(shí)現(xiàn)穩(wěn)定、高效的同步系統(tǒng)設(shè)計(jì)。

    2.1 硬件同步

    考慮到經(jīng)過電流反饋放大后的高頻模擬信號(hào)通過SMA接口進(jìn)入到系統(tǒng)需要經(jīng)過預(yù)處理電路、采集電路以及控制和數(shù)據(jù)處理電路等復(fù)雜路徑,由于各通道間布局布線的差異,由此而引起的路徑延時(shí)很難估計(jì)。為了改善信號(hào)質(zhì)量,減少不必要的誤差,在嚴(yán)格遵守器件布局布線的基本要求之外,結(jié)合本系統(tǒng)“漏斗型”電路結(jié)構(gòu)所擁有的對(duì)稱性,利用Cadence軟件進(jìn)行4層板布局布線,且通過模塊復(fù)用的方式分別對(duì)8個(gè)通道預(yù)處理電路、4片A/D芯片之間、2片F(xiàn)PGA芯片電路之間實(shí)現(xiàn)完全相同的布局布線策略,從而使各路信號(hào)所走路徑相同,最大程度避免路徑因素引入延時(shí)誤差。

    同時(shí),為保證4片A/D芯片能夠同步工作,需要解決采樣時(shí)鐘的時(shí)鐘電路延時(shí)以及配置電路延時(shí)問題。因此,在設(shè)計(jì)過程中,A/D芯片之間采用一片同源時(shí)鐘同時(shí)對(duì)多個(gè)A/D芯片進(jìn)行驅(qū)動(dòng),且通過嚴(yán)格等長布線規(guī)則,使采樣時(shí)鐘能夠同步到達(dá)各個(gè)芯片;對(duì)于配置電路則同樣采用等長布線策略來最大程度減少配置延時(shí)誤差。通過優(yōu)化布局布線設(shè)計(jì),在硬件基礎(chǔ)上滿足同步性能的要求。

    2.2 軟件同步

    為了保證更好的同步效果,在硬件平臺(tái)同步的基礎(chǔ)上,通過程序優(yōu)化設(shè)計(jì),進(jìn)行邏輯同步。主要分為FPGA與A/D芯片的SPI配置延時(shí)問題和FPGA對(duì)數(shù)據(jù)的采集和存儲(chǔ)延時(shí)問題。對(duì)于前者,可利用FPGA的并行處理能力,編寫邏輯,實(shí)現(xiàn)對(duì)器件的同步配置。對(duì)于后者,結(jié)合FPGA+ARM架構(gòu)的數(shù)據(jù)處理機(jī)制,通過二者之間的同步交互邏輯信號(hào)實(shí)現(xiàn)仲裁。如圖3所示:通過仲裁信號(hào)的應(yīng)用,使每片F(xiàn)PGA的4個(gè)雙口RAM緩存器的數(shù)據(jù)讀(Rd_start)寫(Wr_start)使能均由ARM通過交互信號(hào)復(fù)用線進(jìn)行同步控制,從而利用程序邏輯實(shí)現(xiàn)2片F(xiàn)PGA的聯(lián)合工作以及8通道的數(shù)據(jù)同步采集和緩存過程。

    圖3 邏輯同步交互信號(hào)

    3 高速多體并行存儲(chǔ)模組方案設(shè)計(jì)

    在實(shí)現(xiàn)同步采集的基礎(chǔ)上,為了滿足對(duì)數(shù)據(jù)的有效、高速存儲(chǔ),通過分析出砂信號(hào)特性,設(shè)計(jì)多體存儲(chǔ)器結(jié)構(gòu),使用多個(gè)簡潔的子系統(tǒng)聯(lián)合構(gòu)成高性能、低成本的存儲(chǔ)系統(tǒng),從而滿足高速采集系統(tǒng)對(duì)大數(shù)據(jù)實(shí)時(shí)更新存儲(chǔ)的性能需求。

    3.1 雙口RAM存儲(chǔ)控制模組

    出砂信號(hào)頻率主要集中在20~500 kHz之間,若采用10 MHz的采樣速率對(duì)出砂信號(hào)進(jìn)行采集,則首波有效數(shù)據(jù)為200~500點(diǎn)左右,為了完整有效地還原通道模擬信號(hào),且為了后期算法處理方便,每個(gè)通道在閾值觸發(fā)前后各取512個(gè)數(shù)據(jù)點(diǎn)進(jìn)行存儲(chǔ)和處理。為防止噪聲等無用信號(hào)造成誤觸發(fā),通過設(shè)置合理的閾值,對(duì)多個(gè)數(shù)據(jù)點(diǎn)進(jìn)行連續(xù)閾值判斷來保證采樣的可靠性,且經(jīng)過閾值判斷的點(diǎn)都做留存,有效的閾值設(shè)置能夠在不影響數(shù)據(jù)完整性的情況下很大程度降低數(shù)據(jù)的存儲(chǔ)數(shù)量,從而減少FPGA的資源消耗。為了提高多通道實(shí)時(shí)的數(shù)據(jù)緩存效率,對(duì)每個(gè)通道都采用FPGA內(nèi)部的雙口RAM進(jìn)行數(shù)據(jù)緩存,存儲(chǔ)深度均為1 024,按照相同的并聯(lián)編組方式組成,邏輯上表現(xiàn)為8個(gè)并行的數(shù)據(jù)存儲(chǔ)通道供FPGA選擇使用,通過響應(yīng)交互信號(hào)發(fā)來的命令控制存儲(chǔ)模組的運(yùn)行。利用雙口RAM的IP核能有效提升系統(tǒng)性能和提供更快的接口連接速度。

    3.2 高位交叉編址、多體并行存儲(chǔ)架構(gòu)

    為了實(shí)現(xiàn)所采集的數(shù)據(jù)與各個(gè)通道數(shù)據(jù)的對(duì)應(yīng)與交錯(cuò)傳輸,所選存儲(chǔ)結(jié)構(gòu)結(jié)合ARM的FSMC通信協(xié)議與FPGA雙口RAM的IP核特性,對(duì)多通道數(shù)據(jù)采用高位交叉編址、多體并行的方式進(jìn)行數(shù)據(jù)的高速并行傳輸。如圖4所示。將FSMC地址分別映射到每個(gè)通道的雙口RAM緩存器上,通過程序進(jìn)行高位地址比對(duì),識(shí)別將要讀取的體號(hào),并將體內(nèi)數(shù)據(jù)按照體內(nèi)地址進(jìn)行讀取,通過合理的調(diào)動(dòng),可使請(qǐng)求源訪問相應(yīng)的體,從而實(shí)現(xiàn)通道數(shù)據(jù)的準(zhǔn)確對(duì)應(yīng)與讀取,通過該方法能有效提高數(shù)據(jù)傳輸速率。

    圖4 高位交叉編址、多體并行存儲(chǔ)架構(gòu)

    4 實(shí)驗(yàn)結(jié)果分析

    為了驗(yàn)證系統(tǒng)設(shè)計(jì)在出砂信號(hào)實(shí)時(shí)監(jiān)測方面的有效性和可行性,在軟件與硬件協(xié)調(diào)工作的基礎(chǔ)上,對(duì)本文基于FPGA的超聲陣列同步采集系統(tǒng)進(jìn)行實(shí)驗(yàn)驗(yàn)證。利用20~40目混合砂粒以15~30 m/s的速度對(duì)管壁進(jìn)行撞擊,通過超聲相控陣換能器對(duì)信號(hào)進(jìn)行采集,設(shè)置系統(tǒng)采樣頻率為10 MHz,來實(shí)現(xiàn)系統(tǒng)對(duì)同一位置超聲信號(hào)采集的目的。實(shí)驗(yàn)結(jié)果如圖5所示。

    圖5 采集結(jié)果

    圖5為陣列采集系統(tǒng)對(duì)同一源信號(hào)進(jìn)行實(shí)時(shí)采集的結(jié)果,通過上位機(jī)LabVIEW將出砂數(shù)據(jù)保存在文本文件中,利用MATLAB進(jìn)行圖形繪制。波形為對(duì)8通道數(shù)據(jù)在閾值觸發(fā)前后512個(gè)數(shù)據(jù)點(diǎn)的顯示,各通道數(shù)據(jù)疊加在一起,且在特征點(diǎn)處無明顯數(shù)據(jù)偏移等現(xiàn)象,從而得知,該系統(tǒng)能夠?qū)崿F(xiàn)對(duì)陣列出砂信號(hào)的采集功能,并且具有良好的同步性,達(dá)到了多通道超聲同步采集的效果。

    5 結(jié)論

    本文設(shè)計(jì)的基于FPGA的油氣井出砂超聲陣列同步采集存儲(chǔ)系統(tǒng),闡述了系統(tǒng)實(shí)現(xiàn)的硬件架構(gòu)和軟件設(shè)計(jì)流程,采用軟硬件結(jié)合的方法實(shí)現(xiàn)系統(tǒng)同步采集,結(jié)合合理閾值的設(shè)置,在完整保留出砂信號(hào)的同時(shí),減少了FPGA資源的使用,利用存儲(chǔ)模組的方法實(shí)現(xiàn)對(duì)大量動(dòng)態(tài)數(shù)據(jù)的緩存,運(yùn)用高位交叉編址、多體并行的存儲(chǔ)架構(gòu)機(jī)制實(shí)現(xiàn)對(duì)存儲(chǔ)器的高速訪問。通過聯(lián)合試驗(yàn),表明系統(tǒng)能夠?qū)崿F(xiàn)對(duì)油氣井出砂信號(hào)的實(shí)時(shí)監(jiān)測與顯示,且良好的同步性能為數(shù)據(jù)算法處理提供了很好的基礎(chǔ),具有較好應(yīng)用前景。

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