基于FPGA的TDC設計及非線性校正

金博存，楊瑞強

（蘭州空間技術物理研究所 真空技術與物理重點實驗室，蘭州 730000）

0 引言

時間作為七個基本物理常量之一，是目前可實現(xiàn)超高精度測量的物理量之一[1]。在現(xiàn)代科學研究中許多物理量需要轉換成時間間隔信息進行測量，時間數(shù)字轉換器（Time to Digital Converter，TDC）是實現(xiàn)高精度時間間隔測量的技術手段之一。目前，TDC技術被廣泛應用于粒子物理探測、深空通訊、頻率測量等領域。在飛行時間質譜儀和火星能量粒子分析儀中，可利用TDC對粒子的飛行時間和電流脈沖波形上升時間進行測量，從而完成對粒子種類鑒別。TDC分辨率和精度的高低將直接決定飛行時間質譜儀和火星能量粒子分析儀中的粒子鑒別能力。目前TDC的實現(xiàn)方式大多采取ASIC（專用集成電路）和FPGA實現(xiàn)，相對ASIC-TDC以FPGA實現(xiàn)的TDC具有成本低、高靈活性、研發(fā)周期短等優(yōu)點?；贔PGA內進位鏈資源實現(xiàn)的TDC因其可實現(xiàn)較高的測量分辨率已成為目前FPGA-TDC領域中研究熱點。

1 基于FPGA的TDC測量技術

目前在FPGA實現(xiàn)TDC主要采取Nutt內插法[2]，將待測時間間隔分為粗、細兩個過程。測量原理如圖1所示，粗測量單元完成對時鐘周期整數(shù)倍的時間間隔的測量，而細測量單元則完成對開始（Start）結束（Stop）不足一個時鐘周期的時間間隔的測量，待測時間間隔ΔT可由式（1）得到。

式中：T0為計數(shù)器的時鐘周期；NC為計數(shù)器的測量值；Ta和Tb為不足一個時鐘周期的時間間隔。

圖1 粗計數(shù)結合細測量原理圖Fig.1 The measurement of coarse counter combined with fine time

粗測量一般采用計數(shù)器來實現(xiàn)，計數(shù)器可以使TDC獲得更大的測量動態(tài)范圍，再結合其他細測量的技術對不足一個時鐘周期的時間間隔進行測量。從技術途徑，在FPGA中實現(xiàn)細測量內插方式可以分為兩類：一是如何獲取已知延遲時間更小的延遲單元（如延遲鏈法，脈沖收縮法）；二是如何將待測時間間隔進行等比例的放大（如游標法）[3-5]。本設計的FPGA-TDC采用延遲鏈法構建細測量單元，延遲鏈法原理如圖2所示。信號在延遲鏈上傳遞由于每個延遲單元延遲時間已知，可利用通過觸發(fā)器來鎖存延遲鏈的狀態(tài)從而獲得待測時間間隔。

圖2 延遲鏈法原理圖Fig.2 Diagram of the delay line

通過研究發(fā)現(xiàn)FPGA中的進位鏈具有延遲時間小且延遲時間相對穩(wěn)定的特點[3]，因此設計通過FPGA內部的進位資源構建延遲鏈來實現(xiàn)TDC的細測量單元。

2 FPGA-TDC的實現(xiàn)

設計選用Xilinx的Spartan 6系列的XC6SLX16 FPGA來實現(xiàn)TDC電路。圖3為所設計TDC電路整體結構框圖，整個TDC測量系統(tǒng)可以劃分為四個部分：“粗”測量單元、“細”測量單元、編碼單元、數(shù)據(jù)緩存單元。

在Spartan6系列的XC6SLX16器件中，最多能實現(xiàn)236級加法進位鏈。在仿真時，設計196級加法器級聯(lián)其延遲時間約為4.1 ns。由此可以算出TDC測量系統(tǒng)中計數(shù)器的時鐘頻率應為f=1/T=1/4 ns=250 MHz。為了避免計數(shù)器的亞穩(wěn)態(tài)現(xiàn)象，粗測量單元采用兩個工作在正反250 MHz時鐘下的12位計數(shù)器，可實現(xiàn)的TDC電路的測量范圍為：16.384 us。

圖3 TDC整體結構框圖Fig.3 Block diagram of the time-to-digital converter

細測量單元采用Spartan6器件中進位鏈資源來構成加法延遲鏈進行時間內插。在Xilinx的Spartan6上使用加法器生成進位鏈時，首先通過Xilinx FPGA開發(fā)軟件ISE中的Spartan6器件原語去調用Slice中的進位鏈資源，然后通過約束語句描述進位鏈的位置信息。將所有進位鏈中的加法器的被加數(shù)端置1，初始時刻所有進位鏈上的加法器輸出端為1。當起始信號到來時位于進位鏈中的加法輸出依次從1跳變?yōu)?，此時通過D觸發(fā)器鎖存進位鏈的狀態(tài)即可獲得待測時間間隔。進位鏈中的D觸發(fā)器采用Slice中自帶的D觸發(fā)器，確保每一個延遲單元的輸出信號能夠被完全一致的采集。

在對進位鏈構成的細測量單元進行布線后，仿真時發(fā)現(xiàn)每一級加法器的輸出信號的延遲時間并不相等。通過查看Spartan6的用戶手冊，發(fā)現(xiàn)Spartan6器件Slice中的進位鏈是一種超前進位鏈，這種超前進位的結構是造成每一級加法器輸出延遲時間不一致的原因。為了獲得延遲時間穩(wěn)定的最小延遲單元，對進位鏈中的延遲單元進行了重新的劃分。將一個Slice內部的四個加法器作為一個最小延遲單元其延遲時間約為83 ps。整個細測量單元共使用196級加法器構成50個最小延遲單元，總延遲時間約為4.1 ns。由延遲鏈法原理可知，細測量單元輸出數(shù)據(jù)為n位溫度計碼的格式，不利于后期的存儲和處理。因此，設計編碼單元將細測量的輸出轉換成普通的二進制碼。

最后，利用FPGA內部的RAM資源作為數(shù)據(jù)緩存單元，對粗測量和細測量結果進行保存。此外該RAM單元還可用于構建相應的查找表完成對細測量單元的非線性校正工作。

3 碼密度測試平臺

進位鏈中延遲單元延遲時間的不均勻性是造成TDC測量精度下降的主要原因之一，此外通過FPGA設計軟件仿真的延遲時間并不能反映其真實測量的延遲情況。因此，應設計相應的測試平臺對TDC延遲單元的延遲時間進行測試。采用碼密度測試法對TDC進行測試，碼密度測試法是基于大量數(shù)據(jù)統(tǒng)計的測試方法[67]。對于隨機的測試信號當統(tǒng)計次數(shù)足夠多時，不同碼值被擊中的頻率即可表征相應碼值的時間寬度。測試時，向延時鏈中輸入大量的隨機跳變脈沖，假設有N個隨機跳變脈沖，第i個延遲單元采樣得到的碼密度數(shù)據(jù)為M，可以得出第i個延遲單元的延遲時間M為：

式中：Ti為第i個延遲單元的延遲時間；N為碼密度測試總數(shù)；M為第i個延遲單元的統(tǒng)計次數(shù)；TCLK為系統(tǒng)的時鐘周期（4 ns）。碼密度測試法的隨機信號在實際應用中很難產(chǎn)生，因此在測試時使信號源產(chǎn)生一個與時鐘頻率不相關的周期信號來代替隨機信號。信號源采用AFG3102輸出一個4 MHz的信號模擬大量隨機脈沖的產(chǎn)生源，將AFG3102輸出信號通過同軸電纜連接至FPGA延遲鏈的輸入端口，延遲鏈中觸發(fā)器采樣頻率為250 MHz由FPGA內鎖相環(huán)提供。在FPGA例化一個RAM來存儲每次細測量的結果，最后將RAM中的數(shù)據(jù)通過串口發(fā)送至PC端進行后續(xù)的處理。測試樣本總數(shù)為200 000個，測試所得的碼密度直方圖、微分非線性、積分非線性如圖4～圖6所示。

圖4 碼密度直方圖Fig.4 Histogram of code density

圖5 微分非線性圖Fig.5 Diagram of differential nonlinearity

圖6 積分非線性圖Fig.6 Diagram of integral nonlinearity

從測試結果可以看出延遲鏈中存在延遲時間過長的延遲單元，這些過長的延遲單元造成TDC測量的非線性程度增加。如果延遲單元的微分非線性大于1 LSB，會產(chǎn)生失碼現(xiàn)象從而導致TDC的時間測量分辨率性能降低。為找到造成這些延遲單元延遲時間過長的原因，通過查看FPGA底層布局布線，發(fā)現(xiàn)產(chǎn)生這一現(xiàn)象的原因是進位鏈的長度超出了Spartan6器件內部一個Clock Region所能覆蓋的最大長度，使得進位鏈布線過長增加延遲單元延遲時間。進位鏈的結構在FPGA中是固定的，通過手動布線改變這些進位鏈的布線資源并不合理且容易引入額外的延遲時間。因此采用軟件算法上校正的方式對其進行修改以提高TDC的測量性能。

4 非線性校正

4.1 校正方式

由前仿真和碼密度測試法得知，其延遲鏈中存在較大延遲時間的延遲單元，這些延遲單元的存在會影響TDC時間測量的精度。因此，需要對延遲鏈進行校準以提高測量的準確度。對延遲鏈的校正方法有兩種：一種是平均法（average delay）；另一種是bin-by-bin的方法，bin-by-bin校正即通過碼密度測試得到每個延遲單元的延遲時間然后制成相應的查找表對其進行校準[8]。平均法其原理是產(chǎn)生一個時間間隔已知的信號，讓這個延遲時間已知的信號通過延遲鏈，從輸出結果可以得出在延遲鏈上傳播多少個延遲單元。假設兩次記錄的位置為N1和N2，則每個延遲單元的平均延遲時間td為：

式中：td為延遲單元的平均延遲時間；ts為總延遲時間；N2和N1為信號在延遲鏈中傳播所記錄延遲單元的位置。平均法并不能對每個延遲單元延遲時間進行校準，尤其是對于延遲時間較大延遲單元，平均法會產(chǎn)生較大的誤差。而采用bin-by-bin校正方式可以對延遲鏈上的各個延遲單元進行校準。因此，設計采用bin-by-bin的校正方式，利用碼密度測試得到的延遲鏈的各個延遲單元的延遲時間，將各個單元的延遲時間大小存為一個數(shù)組wk置于RAM中作為每次測量之后的校正向量，輸入信號傳播到第n個延遲單元的延遲時間可表示為：

式中：tn為信號傳播到第n個延遲單元的延遲時間；wn為第n個延遲單元的延遲時間。在編碼單元獲取細測量結果后可根據(jù)式（4）在RAM中制作相應的查找表，進而獲得待測時間間隔。采用bin-by-bin的校正方式可以對每一個延遲單元的延遲時間進行校準，尤其是針那些對延遲時間較大的延遲單元bin-by-bin的校正方式可以提高TDC的測量準確性。

4.2 TDC精度測試

在完成對TDC延遲鏈的校正之后需設計相應測試平臺驗證TDC整體測量的準確度。利用長度不同的同軸電纜（RG174）來產(chǎn)生固定時間間隔，并利用TDC測試固定的時間間隔以驗證TDC的測量精度。在測試前首先應對同軸電纜延遲時間進行測量，利用信號源AFG3102和示波器MDO4104B測試不同長度的同軸電纜延遲時間，其延遲時間如表1所列。

表1 同軸電纜長度延遲時間Table1 The delay time of coaxial-cable

根據(jù)最小二乘法對測量到的同軸電纜的長度和延遲時間進行擬合，得到擬合線性方程為：

式中：x為同軸電纜長度；Y同軸電纜的延遲時間。擬合相關系數(shù)為R-square=0.999 3，剩余標準差（RMSE）為：0.07擬合效果良好。由此可知單位cm同軸電纜（RG174）延遲時間約為51 ps左右。利用不同長度的同軸電纜構造不同的延遲時間，并利用TDC測量已知的時間間隔以檢驗經(jīng)過bin-bybin校正后的TDC測試精度。利用TDC多次測量固定5.10 ns（長度差在1 m的RG174同軸電纜）的時間間隔測量結果如圖7所示，測量平均值為5.21 ns，標準差為0.140 ns。利用TDC多次測量固定7.60 ns（長度差在1.5 m的RG174同軸電纜）的時間間隔測量結果如圖8所示，測量平均值為7.52 ns，標準差為0.168 ns。

圖7 5.1 ns時間間隔精度測試結果圖Fig.7 Performance of the 5.1 ns time interval accuracy

圖8 7.60 ns時間間隔精度測試結果圖Fig. 8 Performance of the 7.60 ns time interval accuracy

由此結果可以看出采用bin-by-bin的校正方式可將TDC的測量精度的最大偏差校準到約等于一個最大延遲單元的延遲時間。

5 結論

完成了基于Spartan6-FPGA的TDC電路設計與實現(xiàn)，針對設計中遇到的問題，做出了一系列解決方案。采用碼密度測試法對延遲單元的延遲時間進行測量，針對TDC延遲鏈中存在延遲時間較大的延遲單元，采用bin-by-bin的校正方式對TDC的細測量結果進行校正以提高TDC的測量精度。設計的TDC電路可實現(xiàn)測量指標為：TDC最小分辨（LSB）83 ps、TDC測量精度小于2 LSB、TDC測量動態(tài)范圍16 us。