加法器
- 基于互補(bǔ)電阻開關(guān)的憶阻乘法器設(shè)計(jì)
對(duì)傳統(tǒng)的TC 加法器和PC 加法器進(jìn)行優(yōu)化，減少加法運(yùn)算的延時(shí)和面積開銷。提出一種基于互補(bǔ)電阻開關(guān)的可并行實(shí)現(xiàn)的乘法運(yùn)算方案，并將其映射到混合CMOS/crossbar 陣列結(jié)構(gòu)之中，優(yōu)化憶阻乘法器的延時(shí)和面積開銷。1 相關(guān)工作憶阻器被廣泛應(yīng)用在數(shù)字邏輯設(shè)計(jì)領(lǐng)域中。趙毅等基于互補(bǔ)電阻開關(guān)提出一種可重構(gòu)的憶阻器邏輯設(shè)計(jì)方法，實(shí)現(xiàn)了與、或、非蘊(yùn)含以及異或四種基本邏輯門，并設(shè)計(jì)2-1 和4-1 多路復(fù)用器電路［5］。2-1 多路復(fù)用器需要3個(gè)憶阻器通過2個(gè)步驟實(shí)
計(jì)算機(jī)工程 2023年1期2023-01-27
- 一種SHA2硬件加速器的設(shè)計(jì)方法
(如延遲均衡和加法器進(jìn)位鏈優(yōu)化(CSA 等))不斷被采用。1.1 基本迭代架構(gòu)Roar 等[8]提出基本迭代結(jié)構(gòu)的 SHA2 硬件電路,相對(duì)于軟件加密方案, 明顯地提高了處理速度, 但具有 7個(gè)加法器的關(guān)鍵路徑太長(zhǎng), 路徑延遲也比較大, 限制電路性能的提高。1.2 全展開結(jié)構(gòu)Deepakumara 等[9]利用全展開結(jié)構(gòu), 使 MD5 硬件電路的計(jì)算吞吐率得到明顯提升, 但因關(guān)鍵路徑太長(zhǎng)而限制了電路工作頻率的提高。然而, 它為進(jìn)一步提高 SHA2 硬件電路
- 分段式高性能近似加法器設(shè)計(jì)
成電路設(shè)計(jì)中,加法器是一種被廣泛應(yīng)用的電路單元,加法器性能與整個(gè)系統(tǒng)性能關(guān)系密切.高性能加法器設(shè)計(jì)一直是學(xué)術(shù)界和工業(yè)界高度關(guān)注的問題[1-2].在誤差允許的情況下,引入近似加法器是提高加法器性能的一種有益嘗試.考慮到近似加法器的輸出誤差與發(fā)生錯(cuò)誤輸出位的權(quán)重有關(guān),權(quán)重到高的輸出位發(fā)生錯(cuò)誤將引起更大的誤差,并且輸出誤差的大小也是近似加法器設(shè)計(jì)過程中一個(gè)關(guān)鍵指標(biāo),為此本文提出了一種三段式加法器設(shè)計(jì),該設(shè)計(jì)基本思想是在低權(quán)重輸出位用簡(jiǎn)單的邏輯門,甚至常數(shù)來代替全
寧波大學(xué)學(xué)報(bào)（理工版） 2022年6期2022-12-01
- 基于電壓閾值憶阻器SPICE模型的加法器電路設(shè)計(jì)
顯得尤為重要。加法器是組成計(jì)算機(jī)的基本元件［2］，基于憶阻器的加法器的設(shè)計(jì)具有實(shí)際的應(yīng)用意義。1971 年，Chua［3］根據(jù)電路對(duì)稱理論預(yù)測(cè)并證明了憶阻器的存在。2008 年，HP 實(shí)驗(yàn)室設(shè)計(jì)了一種由Pt／Ti／TiO2／Pt 組成的憶阻器物理模型并制備出了第1 種物理憶阻器器件［4］。憶阻器可應(yīng)用于邏輯電路［5-7］、存儲(chǔ)器［8］、神經(jīng)網(wǎng)絡(luò)［9-10］、混沌電路［11-12］等多個(gè)領(lǐng)域。現(xiàn)有的SPICE 憶阻器模型中往往只能匹配一種物理憶阻器器件，而且
實(shí)驗(yàn)室研究與探索 2022年5期2022-09-01
- ZUC?256 流密碼輕量級(jí)硬件設(shè)計(jì)與實(shí)現(xiàn)
2 中的2 種加法器均可以完成以上操作。對(duì)于串行模加結(jié)構(gòu)，一共使用2 個(gè)31 位加法器，第1 個(gè)加法器對(duì)輸入數(shù)據(jù)進(jìn)行加法操作，第2 個(gè)加法器對(duì)第1 步得到的進(jìn)位和加法和進(jìn)行相加，得到模約減后的結(jié)果。該結(jié)構(gòu)一共使用了2 個(gè)加法器，關(guān)鍵路徑同樣是來自于2 個(gè)級(jí)聯(lián)的加法器。對(duì)于并行模加結(jié)構(gòu)，同樣使用了2 個(gè)加法器，分別計(jì)算A+B和A+B+1，再通過A+B的加法器中產(chǎn)生的進(jìn)位來選擇最終加法結(jié)果。相較于串行模加結(jié)構(gòu)，該加法器同樣使用了2個(gè)加法器，但是第2 個(gè)加法器的
數(shù)據(jù)采集與處理 2022年3期2022-06-16
- 基于量子傅里葉變換算法的量子乘法器*
法器通常以量子加法器為基礎(chǔ)。最初的量子加法器一般由量子門實(shí)現(xiàn)經(jīng)典布爾邏輯運(yùn)算規(guī)則[8]，但是將經(jīng)典進(jìn)位思想引入量子算法的做法并未帶來運(yùn)行效率的大幅提升，反而占用了大量輔助量子比特。文獻(xiàn)[9]中提出了一種基于carry-save 的量子加法器，在增加量子位的前提下提高了算法的運(yùn)行效率，但仍未超越經(jīng)典數(shù)字邏輯的設(shè)計(jì)范疇。對(duì)于兩個(gè)n 位二進(jìn)制數(shù)字的加法運(yùn)算，這些量子加法運(yùn)算都至少需要3n 個(gè)量子比特。2014 年，Kotiyal 等設(shè)計(jì)了一種基于二叉樹優(yōu)化的量子
電子技術(shù)應(yīng)用 2022年3期2022-04-19
- 基于RRAM雙交叉陣列結(jié)構(gòu)的三值存內(nèi)邏輯電路設(shè)計(jì)
的多位行波進(jìn)位加法器進(jìn)行了實(shí)現(xiàn)。實(shí)驗(yàn)結(jié)果表明，相比于傳統(tǒng)二值存內(nèi)邏輯電路設(shè)計(jì)，三值存內(nèi)邏輯電路加法器可以減少68.84%的操作步數(shù)。相比于傳統(tǒng)IMPLY電路設(shè)計(jì)，三值存內(nèi)邏輯電路加法器可以降低33.05%的能耗。1 基于RRAM雙交叉陣列結(jié)構(gòu)的三值存內(nèi)邏輯電路設(shè)計(jì)圖2為RRAM雙交叉陣列結(jié)構(gòu)。在三值存內(nèi)邏輯電路中，RRAM的高阻狀態(tài)表示邏輯“0”；中間阻值狀態(tài)表示邏輯“1”；低阻狀態(tài)表示邏輯“2”。圖2所示的電路結(jié)構(gòu)支持兩種三值邏輯門(MAX以及NMAX)
電子科技 2022年4期2022-04-12
- 基于PN序列互相關(guān)同步低復(fù)雜度實(shí)現(xiàn)方法
該方法使用近似加法器替換傳統(tǒng)方法中的二元加法器，降低了互相關(guān)同步算法的實(shí)現(xiàn)復(fù)雜度，但其時(shí)頻同步性能與傳統(tǒng)互相關(guān)幾乎相同。2 系統(tǒng)模型使用的前導(dǎo)輔助序列結(jié)構(gòu)與文獻(xiàn)[6]中相似，訓(xùn)練序列為p=[ABAB]，其中A，B為長(zhǎng)度為N的時(shí)域PN序列。對(duì)于發(fā)送信號(hào)p(n)，接收的離散基帶信號(hào)為(1)其中h(l)代表第l條多徑信道，d是接收信號(hào)的時(shí)間偏移，τl為第l條徑的延時(shí)。ε為歸一化載波頻偏，w(n)為均值為零的加性高斯白噪聲。接收信號(hào)與本地第i(i=1，2，3，4)
計(jì)算機(jī)仿真 2021年10期2021-11-19
- 基于誤差模型的權(quán)重二值神經(jīng)網(wǎng)絡(luò)近似加速
SR 中的近似加法器進(jìn)行了優(yōu)化設(shè)計(jì)。針對(duì)近似計(jì)算引入的誤差，需要一個(gè)系統(tǒng)性的評(píng)估方法，本文提出了一種統(tǒng)計(jì)意義的誤差分析模型，可用于預(yù)測(cè)近似系統(tǒng)對(duì)神經(jīng)網(wǎng)絡(luò)的加速效果。具體來說，使用本文的BWNN 量化方法，對(duì)不同種類的神經(jīng)網(wǎng)絡(luò)進(jìn)行二值化并測(cè)試其精度，從中選取最適合的網(wǎng)絡(luò)結(jié)構(gòu)進(jìn)行量化。隨后，通過提出的誤差統(tǒng)計(jì)模型，本文使用建模為軟件仿真的近似加法器進(jìn)行神經(jīng)網(wǎng)絡(luò)加速的精度評(píng)估。通過與功能仿真結(jié)果進(jìn)行比較，本文的誤差統(tǒng)計(jì)模型預(yù)測(cè)精度很高，最終的系統(tǒng)誤差預(yù)測(cè)和真實(shí)系
上海航天 2021年4期2021-09-11
- 二維非遞歸的低成本FIR濾波器設(shè)計(jì)方法
depth)和加法器個(gè)數(shù)LA(logic adder)是衡量算法優(yōu)劣性的兩個(gè)重要指標(biāo).降低加法器個(gè)數(shù)需要盡可能復(fù)用系數(shù)中的公共項(xiàng)，從而帶來加法深度的增加；降低加法深度則意味著降低公共項(xiàng)的復(fù)雜度，帶來加法器LA的增加.LD和LA的結(jié)果不僅取決于系數(shù)的量化位寬、階數(shù)，也取決于用戶的優(yōu)化方式，是一個(gè)綜合性的優(yōu)化問題.考慮到常系數(shù)乘法的加法器個(gè)數(shù)與系數(shù)非零項(xiàng)直接相關(guān)，Park等[2-3]提出采用CSD、MSD表示法表示濾波器系數(shù)，在后續(xù)的算法中得到了廣泛應(yīng)用.在此
哈爾濱工業(yè)大學(xué)學(xué)報(bào) 2021年6期2021-07-01
- 淺析基于verilog 的加法器設(shè)計(jì)
rilog 的加法器設(shè)計(jì)，分別是：級(jí)聯(lián)加法器、并行加法器和流水線加法器。在介紹每種設(shè)計(jì)方法的同時(shí)，對(duì)每種方法的優(yōu)缺點(diǎn)、適合使用的場(chǎng)合以及改進(jìn)方法都會(huì)進(jìn)行詳細(xì)的闡述。1 級(jí)聯(lián)加法器級(jí)聯(lián)加法器的核心設(shè)計(jì)思想來源于加法運(yùn)算法則本身。在多位數(shù)的加法運(yùn)算中，運(yùn)算順序是從低位到高位依次進(jìn)行加法運(yùn)算，每次運(yùn)算一位。除最低位外，其他位都是用本位的數(shù)據(jù)與來自低位的進(jìn)位相加。本質(zhì)上講，每一位的運(yùn)算都是一個(gè)一位全加器，只是不同位的輸入數(shù)據(jù)不同，運(yùn)算的時(shí)機(jī)不同而已。所以，我們可以
科學(xué)技術(shù)創(chuàng)新 2020年25期2020-08-11
- DNA計(jì)算中的可級(jí)聯(lián)分子全加器
輯門本文設(shè)計(jì)的加法器邏輯電路由與門和異或門組成，通過DNA鏈置換設(shè)計(jì)了這兩種基本電路門，并且構(gòu)造了一個(gè)多輸入全加器，這些門的結(jié)構(gòu)如表1所示.半加器的電路結(jié)構(gòu)如圖1所示,全加器的電路結(jié)構(gòu)如圖2所示.圖1 半加器的電路結(jié)構(gòu)Fig.1 Logic circuit structure of the half adder表1 兩個(gè)基礎(chǔ)電路門(與門和異或門)Table 1 Basic circuit gates (and gate and xor gate)異或門由一
- 基于FPGA的最佳精度定點(diǎn)加法器的設(shè)計(jì)與實(shí)現(xiàn)
構(gòu)[2-3]。加法器是數(shù)字計(jì)算系統(tǒng)中的基本邏輯器件，也是其他所有硬件運(yùn)算的基礎(chǔ)，減法器和乘法器都可由加法器來實(shí)現(xiàn)，大大地節(jié)省了邏輯資源。我們知道，設(shè)計(jì)寬位的加法器耗費(fèi)硬件資源相對(duì)多一些，因此，在系統(tǒng)的具體設(shè)計(jì)與實(shí)現(xiàn)過程中需要重點(diǎn)考慮“資源的利用率”和“速度”這兩方面的因素。基于此，首先選擇合適的目標(biāo)器件，一般會(huì)考慮FPGA、CPLD 等較為合適的組合邏輯設(shè)計(jì)的器件；其次，結(jié)合加法器邏輯結(jié)構(gòu)的設(shè)計(jì)、加法器的處理速度及芯片資源的利用率等方面，來探究最佳組合[4
電子技術(shù)與軟件工程 2020年10期2020-02-01
- 汽包水位三沖量控制方案的應(yīng)用探討
質(zhì)量較差。其中加法器，亦可用控制閥的輸出電流方式表示為I=C1IC±C2ID±I0(1)式中：C1，C2——加法器系數(shù)，C1≤1，一般取1，C2根據(jù)靜態(tài)前饋補(bǔ)償設(shè)置，可以現(xiàn)場(chǎng)調(diào)試，也可理論推導(dǎo)得出；I0——偏置值，目的是為調(diào)整I的輸出；IC，ID——汽包水位調(diào)節(jié)器的輸出信號(hào)和蒸汽流量變送器的輸出信號(hào)。控制閥、控制器作用形式以及加法運(yùn)算器正負(fù)作用的確定：1)控制閥的開/閉形式。從防止鍋爐燒干的安全角度，控制閥選擇氣關(guān)FO形式；若從保護(hù)蒸汽用戶的角度，選擇氣開
石油化工自動(dòng)化 2019年6期2019-12-26
- 基于混合SETMOS 結(jié)構(gòu)的超前進(jìn)位加法器
不同的方式組合加法器模塊，我們能實(shí)現(xiàn)諸如快速加法器之類的許多功能，而增加運(yùn)算速度并減少基礎(chǔ)加法器電路的復(fù)雜程度在實(shí)際設(shè)計(jì)集成電路時(shí)非常重要。雖然基于MOS工藝的加法器等電路廣泛應(yīng)用于現(xiàn)代電子行業(yè)，但隨著器件小型化及提升運(yùn)行速度的需求越來越旺盛， MOS 工藝的局限性逐漸凸顯了出來，例如其最小僅能達(dá)到幾百微米級(jí)，且具有量子效應(yīng)和對(duì)微小電流不敏感等特性。另外，繼續(xù)在已經(jīng)開發(fā)到極限MOS 器件上繼續(xù)拓展新應(yīng)用的經(jīng)濟(jì)效益很低[1]。相比之下，單電子晶體管（Sing
電子制作 2019年17期2019-09-23
- 無線話筒擴(kuò)音系統(tǒng)設(shè)計(jì)
包括解調(diào)電路和加法器電路，對(duì)兩路調(diào)頻信號(hào)進(jìn)行解調(diào)并相加，通過放大電路驅(qū)動(dòng)揚(yáng)聲器工作，實(shí)現(xiàn)混音擴(kuò)音。測(cè)試結(jié)果表明，無線話筒擴(kuò)音系統(tǒng)能夠?qū)崿F(xiàn)21.5 m范圍內(nèi)無失真混音擴(kuò)音。關(guān)鍵詞：無線通信;直接數(shù)字頻率合成;STM32;LMX2571;解調(diào);加法器中圖分類號(hào)：TP39 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：2095-1302（2019）05-00-030 引 言目前，會(huì)場(chǎng)中廣泛使用無線話筒進(jìn)行通信。無線話筒是一種通過無線電波傳輸聲音的設(shè)備，可將聲音調(diào)制到88～108 M
物聯(lián)網(wǎng)技術(shù) 2019年5期2019-07-29
- 基于QuartusⅡ的加法器的教學(xué)探討
光紅【摘要】以加法器為項(xiàng)目載體，探討了傳統(tǒng)的教學(xué)方法和將《數(shù)字電子技術(shù)》與《EDA技術(shù)》課程整合后的教學(xué)思路，整合后借助于EDA軟件QUARTUSⅡ，對(duì)半加器、全加器、四位加法器進(jìn)行編輯、編譯、仿真、編程、電路測(cè)試等，使學(xué)生對(duì)加法器的原理、應(yīng)用等理解更完整、具體、深刻。【關(guān)鍵詞】加法器 ?數(shù)字電子技術(shù) ?QUARTUSⅡ【基金項(xiàng)目】蘇州市職業(yè)大學(xué)《數(shù)字電子與FPGA的應(yīng)用》課程體系及課程模式改革與實(shí)踐2-3?！局袌D分類號(hào)】G64 ?【文獻(xiàn)標(biāo)識(shí)碼】A 【文章
課程教育研究 2019年17期2019-06-17
- 基于FPGA的高精度數(shù)字脈沖寬度調(diào)制方法
如圖1所示,由加法器延遲模塊、低精度DPWM模塊以及SR觸發(fā)器模塊等組成[5],其中加法器延遲模塊為數(shù)字脈寬調(diào)制器的核心部分。15位的占空比輸入信號(hào)被分成兩部分,6位MSB和9位的LSB[6],分別作為低精度DPWM模塊的輸入信號(hào)和加法器延遲模塊的輸入信號(hào)[7]。下面對(duì)各個(gè)環(huán)節(jié)的功能分別進(jìn)行介紹。圖1 數(shù)字脈寬調(diào)制器結(jié)構(gòu)圖1.1 低精度DPWM模塊1.1.1計(jì)數(shù)器本設(shè)計(jì)采用Verilog HDL編程方式實(shí)現(xiàn)[8],對(duì)于輸入時(shí)鐘信號(hào),只需一個(gè)50 MHz的系
- 一種混合結(jié)構(gòu)的新型近似加法器
不同種類的近似加法器結(jié)構(gòu)。文獻(xiàn)[3]提出了低位或門加法器（Lower-Part-OR Adder，LOA），它利用精確加法器來計(jì)算較高位的和，利用邏輯或門來計(jì)算較低位和的近似值。除此之外，不精確部分的最高兩位通過邏輯與門產(chǎn)生進(jìn)位輸入信號(hào)并傳遞給精確部分以提高整個(gè)近似加法器的運(yùn)算精度。相對(duì)于經(jīng)典精確加法器，LOA擁有更少的面積開銷與功率損耗，但其錯(cuò)誤率卻極高。文獻(xiàn)[4]提出了容錯(cuò)加法器（Error-Tolerant Adder I，ETAI）。這種加法器利用
電子設(shè)計(jì)工程 2018年18期2018-10-09
- 基于FPGA技術(shù)的自適應(yīng)濾波器設(shè)計(jì)
A2227構(gòu)成加法器，有用信號(hào)A與干擾信號(hào)B是兩個(gè)獨(dú)立的信號(hào)源，將它們加到一起，就得到一個(gè)混合信號(hào)C。再經(jīng)過運(yùn)放OPA222構(gòu)成的移相器，得到一個(gè)可手動(dòng)移相（0°～180°）的信號(hào)D，然后輸入到自適應(yīng)濾波模塊當(dāng)中，用自適應(yīng)算法將有用信號(hào)A濾出。自適應(yīng)濾波器；最小均方（LMS）算法；FPGA1 系統(tǒng)方案1.1 系統(tǒng)結(jié)構(gòu)本系統(tǒng)的系統(tǒng)結(jié)構(gòu)圖如圖1所示。圖1 系統(tǒng)結(jié)構(gòu)圖利用加法器模塊把獨(dú)立有用信號(hào)源A與獨(dú)立干擾信號(hào)源B相加得到混合信號(hào)C，把混合信號(hào)C送入移相器后得
移動(dòng)信息 2018年3期2018-06-07
- 基于K60的自適應(yīng)濾波器的設(shè)計(jì)
次的設(shè)計(jì)主要由加法器、移相電路和自適應(yīng)濾波器組成。設(shè)計(jì)采用加法器將有用信號(hào)與干擾信號(hào)疊加成混合信號(hào)，移相電路能做到將10KHz-100KHz的混合信號(hào)進(jìn)行0-180度移相。通過自適應(yīng)濾波器，采用干擾抵消等方法，濾除干擾信號(hào)，能從混合信號(hào)中恢復(fù)出有用信號(hào)。關(guān)鍵詞：加法器；移相電路；濾波中圖分類號(hào)：TN713 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1007-9416（2018）02-0172-02隨著數(shù)字式電子計(jì)算機(jī)技術(shù)的產(chǎn)生和飛速發(fā)展，為了便于計(jì)算機(jī)對(duì)信號(hào)進(jìn)行處理，產(chǎn)生
數(shù)字技術(shù)與應(yīng)用 2018年2期2018-05-14
- 通用加法器的邏輯實(shí)現(xiàn)與分析
然1.介紹通用加法器是計(jì)算機(jī)邏輯的基本元件，是計(jì)算機(jī)運(yùn)算的基礎(chǔ)：通過加法運(yùn)算可以實(shí)現(xiàn)計(jì)算機(jī)大規(guī)模復(fù)雜運(yùn)算。所以通用加法器的設(shè)計(jì)是計(jì)算機(jī)邏輯基礎(chǔ)的重要內(nèi)容。本論文給出了通用加法器的實(shí)現(xiàn)方式，主要貢獻(xiàn)包括以下三個(gè)方面：（1）給出了1、2、4、8比特加法器的電路實(shí)現(xiàn)并分析了其電路復(fù)雜性；（2）給出了從n比特加法器到2n比特加法器的迭代實(shí)現(xiàn)方式并給出了通用模型；（3）給出了2n比特加法器的通用實(shí)現(xiàn)方式并分析了其電路復(fù)雜性。2.通用加法器實(shí)現(xiàn)本章主要介紹用與、或、非
電子世界 2018年1期2018-01-26
- 超前進(jìn)位全加器運(yùn)算分析與模擬實(shí)現(xiàn)應(yīng)用
業(yè)中專 梁 偉加法器廣泛應(yīng)用于計(jì)算機(jī)電路和數(shù)字通信電路中，加法器能夠?qū)崿F(xiàn)加法運(yùn)算的邏輯電路，加法器分為半加器和全加器兩種。加數(shù)和被加數(shù)為輸入，和數(shù)與進(jìn)位為輸出的裝置為半加器。若加數(shù)、被加數(shù)與低位的進(jìn)位數(shù)為輸入，而和數(shù)與進(jìn)位為輸出，則為全加器。兩個(gè)1位二進(jìn)制全加器能夠?qū)蓚€(gè)1位二進(jìn)制數(shù)和低位的進(jìn)位實(shí)現(xiàn)加法運(yùn)算，若被加數(shù)為Ai，加數(shù)為Bi，本位之和為Si，向高位進(jìn)位為Ci，來自低位的進(jìn)位為Ci-1?？梢酝瞥鋈悠鞯暮蜑槎辔粩?shù)加法可以實(shí)現(xiàn)多個(gè)二進(jìn)制數(shù)相加運(yùn)算，8
電子世界 2018年1期2018-01-26
- 一種FPGA芯片中DSP模塊的內(nèi)建自測(cè)試方法
電路中乘法器和加法器進(jìn)行有效的測(cè)試，縮短測(cè)試時(shí)間，減少工作量。同時(shí)通過更改DSP的配置信息來實(shí)現(xiàn)全芯片DSP的功能測(cè)試，提高了DSP模塊的測(cè)試故障覆蓋率。內(nèi)置自檢測(cè)；乘法器測(cè)試；加法器測(cè)試；DSP；FPGA；Virtex-41 引言目前為止已經(jīng)開發(fā)了用于現(xiàn)場(chǎng)可編程門陣列（FPGA）中一些可配置邏輯塊（CLB）、存儲(chǔ)模塊（BRAM）、時(shí)鐘模塊（CMT）等資源的測(cè)試及故障率診斷方法，但是，對(duì)于嵌入式數(shù)字信號(hào)處理器（DSP）內(nèi)核的測(cè)試，除了基本的性能和功能測(cè)試，
電子與封裝 2017年10期2017-10-24
- 基于SABL的抗DPA攻擊可重構(gòu)加法器設(shè)計(jì)
PA攻擊可重構(gòu)加法器設(shè)計(jì)錢浩宇, 汪鵬君, 張躍軍, 丁代魯(寧波大學(xué)電路與系統(tǒng)研究所,浙江寧波 315211)差分功耗分析(Differential Power Analysis,DPA)通過分析密碼器件處理不同數(shù)據(jù)時(shí)的功耗差異來盜取密鑰。運(yùn)用具有功耗獨(dú)立特性的靈敏放大型邏輯(Sense Amplifier Based Logic,SABL)設(shè)計(jì)密碼器件可以有效防御DPA攻擊。通過對(duì)SABL電路與傳統(tǒng)加法器原理的研究,提出了一種能夠抗DPA攻擊的可重構(gòu)加
- 單雙精度浮點(diǎn)運(yùn)算加法器的實(shí)現(xiàn)
精度的浮點(diǎn)運(yùn)算加法器結(jié)構(gòu)。該浮點(diǎn)數(shù)加法器可通過信號(hào)控制端，在高電平時(shí)執(zhí)行雙精度浮點(diǎn)加法，低電平時(shí)執(zhí)行單精度浮點(diǎn)加法，且運(yùn)算結(jié)果符合IEEE-754標(biāo)準(zhǔn)格式，通過實(shí)驗(yàn)驗(yàn)證，該加法器結(jié)構(gòu)合理，功能正確。關(guān)鍵詞：浮點(diǎn)運(yùn)算；加法器；IEEE-754標(biāo)準(zhǔn)中圖分類號(hào)：TP391 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1009-3044（2016）31-0231-02浮點(diǎn)數(shù)的引用隨著網(wǎng)絡(luò)時(shí)代的迅速發(fā)展而變得廣泛，我們對(duì)信息精度、細(xì)致度的要求越來越高，比如使用手機(jī)時(shí)對(duì)語音識(shí)別需要更清
電腦知識(shí)與技術(shù) 2016年31期2017-02-27
- 基于RAG-n算法的低成本FIR濾波器實(shí)現(xiàn)*
可以高效地解決加法器優(yōu)化問題，有效降低了FIR濾波器常系數(shù)乘法的復(fù)雜度。在FPGA上用Verilog HDL語言對(duì)優(yōu)化實(shí)例進(jìn)行了實(shí)現(xiàn)，其綜合結(jié)果表明，該方法可以有效減少邏輯單元的消耗，適用于低成本數(shù)字系統(tǒng)設(shè)計(jì)。FIR數(shù)字濾波器；乘法器的圖表示法；RAG-n算法；FPGA0 引言有限沖激響應(yīng)（FIR）濾波器具有能保證絕對(duì)穩(wěn)定和線性相位等優(yōu)點(diǎn)，在數(shù)字系統(tǒng)設(shè)計(jì)中應(yīng)用廣泛。對(duì)于某一應(yīng)用需求，F(xiàn)IR濾波器相對(duì)于無限沖激響應(yīng)（IIR）濾波器往往需要更長(zhǎng)的階數(shù)，從而在實(shí)
電子技術(shù)應(yīng)用 2016年5期2016-11-30
- M+B型三值光學(xué)加法器的數(shù)據(jù)剪輯技術(shù)
+B型三值光學(xué)加法器的數(shù)據(jù)剪輯技術(shù)沈云付，張凱凱，蔣本朋（上海大學(xué)計(jì)算機(jī)工程與科學(xué)學(xué)院，上海 200444）在電子計(jì)算機(jī)中,由于進(jìn)位的存在使得多位數(shù)的加法效率并沒有顯著地提升,而光學(xué)方法則顯示了其并行性和無進(jìn)位的優(yōu)勢(shì).在M+B型加法的運(yùn)算法則和C、P、R 3個(gè)三值變換工作的基礎(chǔ)上,對(duì)相關(guān)的數(shù)據(jù)剪輯技術(shù)進(jìn)行了研究（M表示MSD數(shù),B表示二進(jìn)制數(shù)）.提出了M+B型加法的數(shù)據(jù)剪輯技術(shù)策略,并用軟件模擬了3個(gè)三值變換以及數(shù)據(jù)的截?cái)嗪推唇?驗(yàn)證了該方法的正確性和可實(shí)
- 條件推測(cè)性十進(jìn)制加法器的優(yōu)化設(shè)計(jì)
件推測(cè)性十進(jìn)制加法器的優(yōu)化設(shè)計(jì)崔曉平*王書敏 劉偉強(qiáng) 董文雯(南京航空航天大學(xué)電子信息工程學(xué)院 南京 210016)隨著商業(yè)計(jì)算和金融分析等高精度計(jì)算應(yīng)用領(lǐng)域的高速發(fā)展，提供硬件支持十進(jìn)制算術(shù)運(yùn)算變得越來越重要，新的IEEE 754-2008浮點(diǎn)運(yùn)算標(biāo)準(zhǔn)也添加了十進(jìn)制算術(shù)運(yùn)算規(guī)范。該文采用目前最佳的條件推測(cè)性算法設(shè)計(jì)十進(jìn)制加法電路，給出了基于并行前綴/進(jìn)位選擇結(jié)構(gòu)的條件推測(cè)性十進(jìn)制加法器的設(shè)計(jì)過程，并通過并行前綴單元對(duì)十進(jìn)制進(jìn)位選擇加法器進(jìn)行優(yōu)化設(shè)計(jì)。采用
電子與信息學(xué)報(bào) 2016年10期2016-10-13
- 循環(huán)卷積DFT的優(yōu)化算法與仿真*
波器圖解，并對(duì)加法器系數(shù)進(jìn)行RAG優(yōu)化，最后在Mode1Sim仿真平臺(tái)上，用Veri1og語言實(shí)現(xiàn)該算法，并進(jìn)行了仿真結(jié)果分析和工作量分析。RAG優(yōu)化后減少了加法器數(shù)量，降低了路徑延遲。DFT；余數(shù)系統(tǒng)；FIR；優(yōu)化；Mode1simO 引言余數(shù)系統(tǒng)（Residue Number System，RNS）將傳統(tǒng)的二進(jìn)制數(shù)值表征系統(tǒng)中多位寬運(yùn)算轉(zhuǎn)換成多個(gè)并行且獨(dú)立的短位寬運(yùn)算，能夠提高運(yùn)算速度以及降低運(yùn)算單元的功耗，從而提升并行處理單元的性能。離散傅里葉變換（
網(wǎng)絡(luò)安全與數(shù)據(jù)管理 2016年9期2016-07-02
- 基于FPGA的并行DDS結(jié)構(gòu)設(shè)計(jì)?
相位累加器是由加法器和寄存器組成,頻率控制字K控制每次加法器步長(zhǎng),當(dāng)其和大于2N時(shí)溢出,完成一個(gè)周期。相幅轉(zhuǎn)換器最初是利用查找表(ROM)來實(shí)現(xiàn),即將一個(gè)周期的正弦或者余弦函數(shù)采樣2N個(gè)點(diǎn)存放在ROM中,并量化為W位的幅度值,然后用相位累加器作為地址控制輸出。系統(tǒng)時(shí)鐘為fclk,對(duì)應(yīng)時(shí)間為1/fclk=Tclk,完成一個(gè)周期所需時(shí)間T0=Tclk×2N/K,所對(duì)應(yīng)系統(tǒng)輸出頻率f0=fclk×K/2N?？梢钥闯霎?dāng)K=1時(shí),得到最小輸出頻率即頻率分辨率fmin
雷達(dá)科學(xué)與技術(shù) 2016年2期2016-01-10
- 微型控制器領(lǐng)域的數(shù)理邏輯基礎(chǔ)的推理
算單元ALU的加法器的支持。本文論述了微型控制器的運(yùn)算處理的數(shù)理邏輯的推理。關(guān)鍵詞：微型控制器；加法器；數(shù)制；補(bǔ)碼收稿日期：2015-03-16作者簡(jiǎn)介：劉妍(1978-)，女，山東萊陽人，煙臺(tái)職業(yè)學(xué)院教師.中圖分類號(hào)：TN4文獻(xiàn)標(biāo)識(shí)碼：A1問題的引出在我們生活中的各個(gè)領(lǐng)域，處處可見微型控制器忙碌的身影，它將采集到的的信號(hào)進(jìn)行智能化、微型化、數(shù)字化的處理，并將這些操作交給由復(fù)雜指令系統(tǒng)構(gòu)成的程序來實(shí)現(xiàn)特定的功能，如電梯智能化管理，壓力、溫度、濕度的測(cè)量等等
煙臺(tái)職業(yè)學(xué)院學(xué)報(bào) 2015年2期2016-01-06
- 基于FPGA的通用型FIR數(shù)字濾波器的研究與設(shè)計(jì)
器的實(shí)現(xiàn)是基于加法器和乘法器，通過延遲將輸入信號(hào)與固定的抽頭系數(shù)相乘累加得到濾波結(jié)果，其中濾波系數(shù)是已知的數(shù)值，當(dāng)我們需要一個(gè)固定階數(shù)系數(shù)的值不固定時(shí)，我們就需要將濾波的系數(shù)通過外部輸入的方式再與輸入信號(hào)相乘。對(duì)于FIR數(shù)字濾波器的通用型的研究是基于傳統(tǒng)的串行FIR數(shù)字濾波器的結(jié)構(gòu)進(jìn)行改造，使用VerilogHDL語言在QuartusII和Modelsim軟件里面進(jìn)行設(shè)計(jì)和仿真。結(jié)果表明基于FPGA的通用FIR數(shù)字濾波器的設(shè)計(jì)是可行的。關(guān)鍵詞：加法器；乘法
軟件 2015年6期2015-12-26
- 基于VHDL的乘法器的設(shè)計(jì)與對(duì)比
單并行乘法器、加法器樹乘法器和移位相加乘法器的基本原理，利用VHDL分別進(jìn)行描述和實(shí)現(xiàn)。對(duì)三種乘法器分別通過QuartusⅡ軟件平臺(tái)進(jìn)行仿真，再做進(jìn)一步比較和討論。結(jié)果表明，三種乘法器在運(yùn)行速度和資源占用上各有利弊，實(shí)踐中可根據(jù)設(shè)計(jì)要求和硬件條件選擇使用。乘法器；移位相加；加法器樹；仿真乘法器在數(shù)字信號(hào)處理過程中發(fā)揮著重要的作用，在語音、圖像處理、通信等領(lǐng)域中扮演著舉足輕重的角色，它的運(yùn)算速度與信號(hào)處理和整體效率的性能直接相關(guān)，并且在很大程度上左右著系統(tǒng)功
商洛學(xué)院學(xué)報(bào) 2015年6期2015-12-16
- 4模集合余數(shù)系統(tǒng)比例變換*
放算法，并基于加法器實(shí)現(xiàn)其VLSI結(jié)構(gòu)。1 算法描述基于剩余數(shù)系統(tǒng)模集合{m1，m2，…，mn}的整數(shù)X，通過一個(gè)比例因子k做比例變化，設(shè)Y為比例變化的結(jié)果，則：對(duì)上式兩邊做模mi運(yùn)算，即得到該剩余數(shù)系統(tǒng)內(nèi)部各個(gè)模通道的縮放結(jié)果 yi。定理1:根據(jù)新中國(guó)余數(shù)定理1(New CRT-Ⅰ)，余數(shù)(x1，x2，x3，x4)RNS表示權(quán)重?cái)?shù) X具有 0至 M 區(qū)間有唯一解[4]，即：ki表示乘法逆元。對(duì)于模集合針對(duì) 4模集合{m1，m2，m3，m4}其對(duì)應(yīng)于{2n
電子技術(shù)應(yīng)用 2015年8期2015-11-26
- 一個(gè)應(yīng)用混合基算法的余數(shù)系統(tǒng)后置轉(zhuǎn)換電路設(shè)計(jì)
n-1形式的模加法器采用相對(duì)簡(jiǎn)單的實(shí)現(xiàn)結(jié)構(gòu)，使設(shè)計(jì)的電路避免了只讀存儲(chǔ)器及時(shí)序電路的引入，整個(gè)后置轉(zhuǎn)換電路完全由簡(jiǎn)單組合邏輯及加法器級(jí)聯(lián)實(shí)現(xiàn)，縮短了關(guān)鍵路徑延時(shí)，減小了功率消耗，與已有的相同動(dòng)態(tài)范圍余數(shù)系統(tǒng)后置轉(zhuǎn)換電路相比，性能優(yōu)勢(shì)明顯.混合基算法； 余數(shù)系統(tǒng)； 模加法器余數(shù)系統(tǒng)是一個(gè)古老的數(shù)值表征系統(tǒng)．一個(gè)大整數(shù)X被劃分成幾個(gè)獨(dú)立并行運(yùn)算的小整數(shù)，在乘法和加法運(yùn)算中，各并行模塊之間無進(jìn)位傳播，從而減少關(guān)鍵路徑的時(shí)延，因此對(duì)具有大量運(yùn)算的數(shù)字信號(hào)處理系統(tǒng)具
- 高速深流水線浮點(diǎn)加法單元的設(shè)計(jì)
可控的高速浮點(diǎn)加法器。采用并行深度流水設(shè)計(jì)，經(jīng)驗(yàn)證，功能滿足設(shè)計(jì)要求，使用TSMC65nm工藝庫進(jìn)行綜合，其工作頻率可達(dá)900MHz。浮點(diǎn)加法器；IEEE-754；Two-Path算法；并行流水線0 引言浮點(diǎn)運(yùn)算單元（FPU）是微處理器（CPU）的重要組成部分，是進(jìn)行大規(guī)模數(shù)據(jù)運(yùn)算處理的關(guān)鍵技術(shù)［1］。在通用處理器中，浮點(diǎn)加法指令、浮點(diǎn)減法指令及浮點(diǎn)反轉(zhuǎn)減法指令最終都是使用浮點(diǎn)加法單元來實(shí)現(xiàn)的［2］。浮點(diǎn)加法運(yùn)算過程是由指數(shù)差計(jì)算、尾數(shù)對(duì)階移位、有效數(shù)相加
網(wǎng)絡(luò)安全與數(shù)據(jù)管理 2015年20期2015-10-21
- 三值光學(xué)計(jì)算機(jī)的多數(shù)位MSD乘法算法及運(yùn)算分析＊
列實(shí)現(xiàn)先行進(jìn)位加法器．三值光學(xué)計(jì)算機(jī)［7］的核心構(gòu)成器件是三值邏輯光學(xué)處理器，其采用液晶陣列和偏振片組合實(shí)現(xiàn)，擁有104以上量級(jí)的處理像素即數(shù)據(jù)位數(shù)，具有位數(shù)眾多、邏輯運(yùn)算可重構(gòu)以及實(shí)現(xiàn)三值運(yùn)算的特點(diǎn)，因此很多研究者考慮利用該處理器實(shí)現(xiàn)位數(shù)巨大 的 無 進(jìn) 位 加 法［8-9］．改 良 符 號(hào) 數(shù) （Modified Signed-Digit，MSD）系統(tǒng)［10］是符號(hào)數(shù)系統(tǒng)的子集，基于MSD編碼的加法沒有進(jìn)位傳播，算法的復(fù)雜度與加法操作數(shù)的位數(shù)無關(guān)，這些
西安工業(yè)大學(xué)學(xué)報(bào) 2015年12期2015-02-13
- 基于FPGA 的祖沖之算法硬件實(shí)現(xiàn)
資源較少的簡(jiǎn)單加法器完成了復(fù)雜的mod(231-1)加法運(yùn)算，在僅占用305 個(gè)slice 的情況下達(dá)到了5.647 Gb/s的吞吐量。2 ZUC 算法簡(jiǎn)介與實(shí)現(xiàn)分析ZUC 算法是一種面向字的流密碼，輸入為一個(gè)128 bit 的初始密鑰k 和一個(gè)128 bit 的初始矢量iv，輸出為32 bit 的密鑰流［9］。其整體結(jié)構(gòu)如圖1 所示，共包含3 個(gè)邏輯層，由上到下分別是線性反饋移位寄存器(LFSR)、比特重組(BR)和非線性函數(shù)F。圖1 ZUC 算法整體結(jié)
計(jì)算機(jī)工程 2014年8期2014-12-02
- 剩余數(shù)系統(tǒng){2n+1,2n+1+1,2n}符號(hào)檢測(cè)設(shè)計(jì)與優(yōu)化*
寬度的僅為保留加法器單元,一個(gè)n位比較器單元和一個(gè)n位前綴加法器單元,其中進(jìn)位保留加法器和比較器單元是并行的。實(shí)驗(yàn)結(jié)果表明,相比于其他剩余數(shù)符號(hào)檢測(cè)系統(tǒng),平均速度提高了約36%,面積相對(duì)保留約63%。關(guān)鍵詞:剩余數(shù)系統(tǒng);符號(hào)檢測(cè);VLSI;加法器剩余數(shù)系統(tǒng)(RNS)以其特有無權(quán)重特性在當(dāng)前超大規(guī)模數(shù)字信號(hào)處理領(lǐng)域得前所未有的關(guān)注[1]。而符號(hào)檢測(cè)在剩余數(shù)系統(tǒng)的大小比較,溢出檢測(cè)等領(lǐng)域起著不可缺少的作用。剩余數(shù)系統(tǒng)的符號(hào)檢測(cè)相比權(quán)重?cái)?shù)系統(tǒng)要復(fù)雜得多,剩余數(shù)系
電子器件 2014年4期2014-09-06
- 高速率低功耗FIR數(shù)字濾波器實(shí)現(xiàn)
多常系數(shù)乘法中加法器的個(gè)數(shù)，并通過限制加法器深度來進(jìn)一步降低高速率約束條件下的實(shí)現(xiàn)難度。綜合結(jié)果表明，該方法可以有效降低硬件的實(shí)現(xiàn)面積，適用于高吞吐率低功耗的數(shù)字系統(tǒng)設(shè)計(jì)。FIR數(shù)字濾波器;多常數(shù)乘法;子項(xiàng)空間技術(shù);加法器深度;ASIC當(dāng)前在信息處理與通信領(lǐng)域，通信電子產(chǎn)品的低功耗設(shè)計(jì)和高吞吐率設(shè)計(jì)已成為研究熱點(diǎn)。數(shù)字濾波器是各類電子系統(tǒng)中重要的組成部分，從實(shí)現(xiàn)的網(wǎng)絡(luò)結(jié)構(gòu)上可分為有限沖激響應(yīng)(FIR)濾波器和無限沖激響應(yīng)(IIR)濾波器。FIR濾波器由于其
電視技術(shù) 2014年23期2014-07-02
- 基于子項(xiàng)空間技術(shù)的低復(fù)雜度FIR濾波器實(shí)現(xiàn)
少濾波器實(shí)現(xiàn)時(shí)加法器的個(gè)數(shù)[4-8]，從而降低實(shí)現(xiàn)復(fù)雜度，節(jié)省硬件資源。1 子項(xiàng)空間及子項(xiàng)共享圖1(a)為FIR濾波器的轉(zhuǎn)置型結(jié)構(gòu)。在這種結(jié)構(gòu)中，輸入信號(hào)與濾波器的各個(gè)常系數(shù)h(k)(k=0，1，…，N-1)相乘并送入延時(shí)單元，這種操作通常被稱為多常數(shù)乘法MCM（Multiple Constants Multiplication）問題[9]，可以用移位寄存器和加法器網(wǎng)絡(luò)來實(shí)現(xiàn)。因此，加法器可以進(jìn)一步分為延遲單元的結(jié)構(gòu)加法器SA(Structural Add
電子技術(shù)應(yīng)用 2014年6期2014-03-21
- 超前進(jìn)位加法器的優(yōu)化設(shè)計(jì)
27)超前進(jìn)位加法器的優(yōu)化設(shè)計(jì)袁 浩1,唐 建1,方 毅2(1.中國(guó)科學(xué)技術(shù)大學(xué)電子科學(xué)與技術(shù)系,安徽合肥230027；2.中國(guó)科學(xué)技術(shù)大學(xué)信息科學(xué)實(shí)驗(yàn)中心,安徽合肥230027)在對(duì)超前加法器邏輯算法分析的基礎(chǔ)上,介紹了一種優(yōu)化設(shè)計(jì)方法。寬位加法器采用多層CLA(Carry Look-ahead Adder)塊技術(shù),按四位為一組進(jìn)行組間超前進(jìn)位,減小硬件延時(shí),達(dá)到并行、高速的目的。并在晶體管級(jí)重點(diǎn)對(duì)全加器進(jìn)行優(yōu)化設(shè)計(jì),從而降低整個(gè)電路的延時(shí)、面積和功耗。
通信技術(shù) 2014年3期2014-02-09
- 適用于AVS的高性能整像素運(yùn)動(dòng)估計(jì)硬件設(shè)計(jì)
1電路選擇進(jìn)位加法器，進(jìn)一步縮小了結(jié)構(gòu)面積，提高了處理速度，實(shí)現(xiàn)了適用于AVS的高性能整像素運(yùn)動(dòng)估計(jì)硬件設(shè)計(jì)。1 AVS運(yùn)動(dòng)估計(jì)算法1.1 可變塊運(yùn)動(dòng)估計(jì)基于塊的運(yùn)動(dòng)估計(jì)，即找到當(dāng)前幀的塊在參考幀中一定范圍內(nèi)最匹配的塊所在的相對(duì)位置，這個(gè)相對(duì)位置稱為運(yùn)動(dòng)矢量。AVS標(biāo)準(zhǔn)中規(guī)定將16×16的宏塊進(jìn)一步劃分為 8×16、16×8、8×8 的子塊，如圖1 所示，這樣能夠提供更加精確的運(yùn)動(dòng)矢量預(yù)測(cè)。可變塊運(yùn)動(dòng)估計(jì)需要對(duì)每個(gè)宏塊的所有子塊進(jìn)行塊匹配，即進(jìn)行9次計(jì)算。
電子技術(shù)應(yīng)用 2013年1期2013-08-13
- FPGA低功耗的設(shè)計(jì)研究*
L語言設(shè)計(jì)八位加法器，分析研究不同算法對(duì)基于FPGA設(shè)計(jì)特性的影響。所設(shè)計(jì)的兩種加法器，在QuartusⅡ7.2中基于EPM240F100C5進(jìn)行了功耗、運(yùn)行速度、邏輯單元占用等性能的分析。分析與實(shí)驗(yàn)結(jié)果表明，不同算法會(huì)對(duì)設(shè)計(jì)系統(tǒng)的特性產(chǎn)生影響，所設(shè)計(jì)的并行加法器對(duì)FPGA邏輯單元、動(dòng)態(tài)功耗的占用與串行加法器相比占用資源少，功耗低，具有較好的特性。VHDL程序;低功耗;邏輯單元;設(shè)計(jì)方法1.引言基于FPGA設(shè)計(jì)的數(shù)字系統(tǒng)中，降低FPGA的功耗可帶來許多好處
楚雄師范學(xué)院學(xué)報(bào) 2012年6期2012-11-07
- 基于FPGA的數(shù)字圖像匹配
送到下一個(gè)模塊加法器中做相應(yīng)的加法處理運(yùn)算，而且保證只有等到加法器中完成了對(duì)上一組數(shù)據(jù)的加法運(yùn)算以后，才可以將ROM模塊中的數(shù)據(jù)讀取出來，并且及時(shí)地送到加法器的輸入端口。為了保證加法器有足夠的時(shí)間進(jìn)行加法運(yùn)算，此處設(shè)定的讀取數(shù)據(jù)所消耗的時(shí)間為10個(gè)時(shí)鐘。圖2是所編寫的ROM模塊在ROM控制讀取模塊時(shí)下數(shù)據(jù)讀取出來的仿真結(jié)果，為了方便起見，此處構(gòu)建的ROM模塊的大小規(guī)格是16×8位的，對(duì)每個(gè)ROM的存儲(chǔ)單元所寫入的數(shù)據(jù)分別為：0 1 2 3 4 5 6 7
電子測(cè)試 2012年10期2012-08-07
- 支持媒體處理的子字絕對(duì)值單元設(shè)計(jì)與實(shí)現(xiàn)*
，通過擴(kuò)展原有加法器實(shí)現(xiàn)絕對(duì)值單元可以使普通的加法器與絕對(duì)值單元共享一個(gè)計(jì)算單元，這樣實(shí)現(xiàn)絕對(duì)值單元的代價(jià)是較小的。2 并行前綴加法器原理2.1 加法器原理考慮加法器的進(jìn)位傳播公式［2］:單個(gè)進(jìn)位生成和not kill信號(hào)給出如下:公式(1)和(2)的信號(hào)可以概括地描述為:在多位組所包括的位z...x范圍內(nèi)，可分成高位組和低位組兩個(gè)子組，進(jìn)位生成信號(hào)是由兩方面決定的:高位子組z….y生成進(jìn)位信號(hào)或者低位子組y-1...x生成進(jìn)位，而低位子組的生成進(jìn)位信號(hào)不
微處理機(jī) 2012年4期2012-07-25
- 三值絕熱多米諾加法器開關(guān)級(jí)設(shè)計(jì)
[7]。因此，加法器既是數(shù)字系統(tǒng)的關(guān)鍵部件也是應(yīng)用最為廣泛的部件之一，加法器的功耗很大程度上決定著整個(gè)數(shù)字系統(tǒng)的功耗。然而，傳統(tǒng)加法器由于電荷是從電源到地一次性的消耗掉，造成了極大的浪費(fèi)；而采用交流脈沖電源的絕熱加法器[8]能夠充分回收電路節(jié)點(diǎn)中存儲(chǔ)的電荷，有效降低電路的功耗。鑒于此，本文將多值邏輯、絕熱邏輯與多米諾電路應(yīng)用到加法器的設(shè)計(jì)中，以開關(guān)-信號(hào)理論為指導(dǎo)，提出一種新穎低功耗三值加法器設(shè)計(jì)方案。該方案首先利用開關(guān)-信號(hào)理論推導(dǎo)出一位三值絕熱多米諾加
電子與信息學(xué)報(bào) 2012年10期2012-07-25
- 基于邏輯結(jié)構(gòu)的超前進(jìn)位加法器的設(shè)計(jì)*
算機(jī)處理器中，加法器的速度直接決定了整個(gè)電路的速度，為了提高整個(gè)電路的速度，需要提高加法器的速度。因此，如何設(shè)計(jì)更高性能的加法器以滿足需要成為設(shè)計(jì)者必須思考和解決的問題。在了解了半加器和全加器的邏輯公式及構(gòu)造的基礎(chǔ)上，本文引出4位并行的超前進(jìn)位加法器的設(shè)計(jì)，再用超前進(jìn)位鏈樹對(duì)16位和32位加法器進(jìn)行設(shè)計(jì)，如果將這種方法推導(dǎo)，理論上可以得到并行超前進(jìn)位的任意位加法器。1 串行進(jìn)位鏈串行進(jìn)位鏈指的是在并行加法器中的進(jìn)位信號(hào)采用串行的方式進(jìn)行傳遞，以4位為例:令
山西電子技術(shù) 2012年4期2012-05-12
- 關(guān)于計(jì)算機(jī)組成原理實(shí)驗(yàn)課安排的研討
成原理課程中的加法器為例來說明利用Simulink進(jìn)行仿真實(shí)驗(yàn)的過程。加法器是算術(shù)邏輯運(yùn)算部件的基本單元，因?yàn)樵趦蓚€(gè)二進(jìn)制數(shù)據(jù)進(jìn)行算術(shù)運(yùn)算時(shí)，無論進(jìn)行的是加、減、乘、除中的何種運(yùn)算，最后都將化作若干步相加運(yùn)算進(jìn)行。1）半加器圖1為1位二進(jìn)制加法單元示意圖，它有3個(gè)輸入量：操作數(shù)Ai、Bi以及低位傳來的進(jìn)位信號(hào)Ci-1，有2個(gè)輸出量：本位和Si和向高位傳送的進(jìn)位信號(hào)Ci。加法器有半加器和全加器之分。圖1 1位加法單元示意圖Fig.1 Diagram of 1
電子設(shè)計(jì)工程 2012年9期2012-02-15
- RSA算法硬件實(shí)現(xiàn)的幾個(gè)關(guān)鍵技術(shù)
ry;進(jìn)位保留加法器;超前進(jìn)位加法器RSA算法是當(dāng)前世界首選的公鑰加密算法。目前在美國(guó)和歐洲的商務(wù)和政務(wù)一直使用。著名密碼學(xué)家Steve Burnett和Stephen Paine在《security official guide to cryp tography》指出:自1977年以來,盡管世界各國(guó)的研究人員發(fā)明了許多公鑰算法,但排在第一位的是仍然是RSA,其次是DH,然后是ECC。大數(shù)模冪乘運(yùn)算是很多公鑰密碼體制例如RSA的核心運(yùn)算,它由一系列的模乘運(yùn)
河北省科學(xué)院學(xué)報(bào) 2011年1期2011-12-27
- 不同ALU實(shí)現(xiàn)方法的功耗研究
［2－3］;②加法器獨(dú)立結(jié)構(gòu)［4－5］;③樹形結(jié)構(gòu)和鏈?zhǔn)浇Y(jié)構(gòu)［6］。對(duì)三類 ALU 結(jié)構(gòu)的詳細(xì)描述將在文章的第三部分進(jìn)行?；谌N不同結(jié)構(gòu)，設(shè)計(jì)了一個(gè)8比特的執(zhí)行加、減運(yùn)算和邏輯運(yùn)算的ALU，并且用三種常見的ALU結(jié)構(gòu)分別予以實(shí)現(xiàn)。通過對(duì)三種ALU結(jié)構(gòu)的比較，結(jié)合功耗分析的結(jié)果，我們得到了采用復(fù)合結(jié)構(gòu)的ALU更有利于低功耗設(shè)計(jì)的結(jié)論。2 ALU設(shè)計(jì)ALU是一個(gè)從寄存器堆、寫回總線或者數(shù)據(jù)存儲(chǔ)器取操作數(shù)，并對(duì)操作數(shù)進(jìn)行處理的單元。ALU的設(shè)計(jì)主要包括三個(gè)方面
微處理機(jī) 2011年4期2011-07-03
- 一種基于MATLAB及FPGA的FIR低通濾波器的設(shè)計(jì)與實(shí)現(xiàn)
R濾波器是通過加法器，乘法器和移位器組合而實(shí)現(xiàn)的。加法器和乘法器的數(shù)量，速度和效率等特性對(duì)于濾波器的性能非常重要。在很多應(yīng)用場(chǎng)合，濾波器都是線性時(shí)不變?yōu)V波器，也就是帶有常系數(shù)的濾波器。具有線性相位的FIR濾波器的系數(shù)具有中心對(duì)稱特性，即 h（i）=±h（N-1-i）。 則其輸出表達(dá)式（1）可以編寫成如下形式：由此可見，利用它的對(duì)稱形式比直接實(shí)現(xiàn)少用了一倍的乘法器，大大節(jié)省了硬件資源，而且可以提高速度[1]。1.2 參數(shù)提取設(shè)計(jì)指標(biāo)如下：類型：低通濾波器；B
電子設(shè)計(jì)工程 2011年14期2011-03-17
- 參數(shù)化可配置IP核浮點(diǎn)運(yùn)算器的設(shè)計(jì)與實(shí)現(xiàn)
通過參數(shù)化浮點(diǎn)加法器和參數(shù)化浮點(diǎn)乘法器實(shí)現(xiàn)，故本設(shè)計(jì)只重點(diǎn)探討參數(shù)化浮點(diǎn)加法器和參數(shù)化乘法器的優(yōu)化算法和設(shè)計(jì)技術(shù)。2.1 參數(shù)化浮點(diǎn)加法器設(shè)計(jì)浮點(diǎn)加/減法在浮點(diǎn)運(yùn)算中占有很大的比例,在浮點(diǎn)加法器的設(shè)計(jì)中，尾數(shù)的計(jì)算是影響浮點(diǎn)運(yùn)算性能的關(guān)鍵，而其中進(jìn)位運(yùn)算對(duì)尾數(shù)計(jì)算速度影響最大。因此，圍繞如何提高浮點(diǎn)運(yùn)算器的進(jìn)位產(chǎn)生速度，科研人員在傳統(tǒng)串行的行波進(jìn)位加法器的基礎(chǔ)上，提出了一些并行快速產(chǎn)生進(jìn)位的方法,如:超前進(jìn)位加法器CLA(Carry Lookahead A
電子技術(shù)應(yīng)用 2011年4期2011-03-15
- 基于折疊結(jié)構(gòu)的半帶濾波器的設(shè)計(jì)*
減少乘法器以及加法器的使用，其結(jié)構(gòu)圖如圖1所示。圖1 轉(zhuǎn)置型FIR濾波器的結(jié)構(gòu)圖2 基于折疊結(jié)構(gòu)的半帶濾波器的設(shè)計(jì)2.1 折疊技術(shù)的原理半帶濾波器用作抽取器使用時(shí)，其輸出速率為輸入速率的一半，即輸出速率與系統(tǒng)時(shí)鐘頻率是1∶2的關(guān)系，因此可以把轉(zhuǎn)置型的半帶濾波器進(jìn)行折疊，折疊因子為2。為了使得折疊后時(shí)序不會(huì)出錯(cuò)，我們首先得算出折疊后各結(jié)點(diǎn)之間的延遲值，延遲可按照公式3進(jìn)行計(jì)算。其中DF(u→v)指折疊后功能單元u的輸出到功能單元v的輸入所經(jīng)過的延時(shí)數(shù)， N為
電子器件 2010年1期2010-12-21
- 一種規(guī)整高效的縮1碼模2n+1乘法器的VLSI設(shè)計(jì)
1碼的進(jìn)位保留加法器樹將式（15）中的K+2個(gè)操作數(shù)減少到兩個(gè)操作數(shù)，然后用一個(gè)基于縮 1碼的模2n+1加法器獲得最終的乘積結(jié)果縮1碼的進(jìn)位保留加法器是將三個(gè)縮1碼的和表示成兩個(gè)縮1碼的和，因此它也是一個(gè)縮1碼的3：2壓縮器，它的硬件實(shí)現(xiàn)是將進(jìn)位保留加法器的最高有效位的進(jìn)位輸出取反后作為進(jìn)位輸出的最低有效位，因此也被稱作為取反回轉(zhuǎn)進(jìn)位加法器。由這種加法器構(gòu)成的樹結(jié)構(gòu)具有很好的規(guī)整性，非常適合VLSI的實(shí)現(xiàn)。部分積生成電路（PPG）是Booth編碼器（BE）
通信技術(shù) 2010年12期2010-09-13
- 基于差分邏輯的多值加法電路研究
部件是算術(shù)運(yùn)算加法器,隨著人們對(duì)這部件速度和精度要求的不斷提高,傳統(tǒng)的加法器處理速度已無法滿足需求,為此特提出以多值電流模電路為基本元件,采用差分邏輯互補(bǔ)電流信號(hào)對(duì),使用雙軌互補(bǔ)輸入以減小延遲,降低信號(hào)電壓擺幅,提高驅(qū)動(dòng)能力[1],減少互聯(lián)線和元件數(shù)量等的基-2符號(hào)數(shù)加法器研究。通過引入加減拆分法符號(hào)數(shù)加法器結(jié)構(gòu)分析,實(shí)驗(yàn)電路仿真等大量研究,實(shí)現(xiàn)了基-2符號(hào)數(shù)加法器的電流模高速運(yùn)算電路設(shè)計(jì)[2],并在電路的成本、功耗、速度等方面取得了新的進(jìn)步。1 多值電流
- 系統(tǒng)方程與框圖的快速轉(zhuǎn)換
當(dāng)框圖只有一個(gè)加法器時(shí),圍繞加法器輸出很快可以寫出其相應(yīng)的方程;而當(dāng)有兩個(gè)加法器時(shí),必須建立中間變量,并設(shè)法消去中間變量,間接得到方程。例1某連續(xù)系統(tǒng)框圖如圖1所示,試寫出其微分方程。圖1 連續(xù)系統(tǒng)例題框圖1.1 傳統(tǒng)方法1)對(duì)于連續(xù)系統(tǒng),選最右端積分器輸出為中間變量 x(t);對(duì)于離散系統(tǒng),則選最左端延遲單元輸入為中間變量x(k)。以圖1為例,中間變量設(shè)為x(t)。2)寫出各加法器輸出信號(hào)的方程。輸入端:輸出端:3)通過復(fù)雜代換[1-2]消除中間變量 x
湖北工程學(xué)院學(xué)報(bào) 2010年3期2010-01-15
- 單精度浮點(diǎn)加法器的ＦＰＧＡ實(shí)現(xiàn)
實(shí)現(xiàn)單精度浮點(diǎn)加法器的設(shè)計(jì)，通過分析實(shí)數(shù)的IEEE 754表示形式和IEEE 754單精度浮點(diǎn)的存儲(chǔ)格式，設(shè)計(jì)出一種適合在FPGA上實(shí)現(xiàn)單精度浮點(diǎn)加法運(yùn)算的算法處理流程，依據(jù)此算法處理流程劃分的各個(gè)處理模塊便于流水設(shè)計(jì)的實(shí)現(xiàn)。所以這里所介紹的單精度浮點(diǎn)加法器具有很強(qiáng)的運(yùn)算處理能力。關(guān)鍵詞：IEEE 754；單精度浮點(diǎn)；加法運(yùn)算；FPGA中圖分類號(hào)：TP368.1文獻(xiàn)標(biāo)識(shí)碼：B文章編號(hào)：1004—373X(2009)08—008—03
現(xiàn)代電子技術(shù) 2009年8期2009-06-25