LTE 系統(tǒng)下行鏈路FDRX 節(jié)能機(jī)制研究

蔡衛(wèi)紅，歐紅玉

（湖南郵電職業(yè)技術(shù)學(xué)院，湖南長(zhǎng)沙410015）

本文FDRX 節(jié)能策略以下行鏈路分組包數(shù)據(jù)傳輸時(shí)單一UE 功率節(jié)省為目的，以便降低電量消耗及延遲時(shí)間來(lái)滿(mǎn)足QoS 需求[1-2]。其策略分為兩個(gè)階段：第一階段為流量預(yù)估和數(shù)據(jù)信息收集。其中流量預(yù)估是根據(jù)分組包到達(dá)時(shí)間間隔與延遲時(shí)間來(lái)進(jìn)行[3]。而數(shù)據(jù)信息收集，若為VoIP 流量類(lèi)型，則會(huì)利用分組包到達(dá)時(shí)間間隔數(shù)據(jù)信息；若是非VoIP 流量類(lèi)型，則會(huì)利用UE 目前所使用DRX cycle 數(shù)值，再將此數(shù)值作為第二階段模糊邏輯控制器所需Input 值，即采用模糊邏輯理論，借由第一階段數(shù)值作為Input 值，再結(jié)合模糊邏輯控制器以得到最佳DRX cycle 參數(shù)值，并將此參數(shù)值傳給UE，讓UE 使用在下一時(shí)間段的DRX模式中。

1 流量預(yù)估

延遲時(shí)間屬于QoS 參數(shù)之一，不同服務(wù)類(lèi)型有不同QoS 需求。延遲時(shí)間通常包括：處理延遲時(shí)間、排隊(duì)延遲時(shí)間、傳輸延遲時(shí)間、廣播延遲時(shí)間等多種情況。延遲時(shí)間太長(zhǎng)可能導(dǎo)致分組包在eNB buffer 中丟失，導(dǎo)致分組包遺失率增加，進(jìn)而造成用戶(hù)滿(mǎn)意度降低。eNB 收集每個(gè)分組包所產(chǎn)生延遲時(shí)間作為延遲時(shí)間數(shù)據(jù)信息。因eNB 已知UE 的DRX mode，故可推測(cè)出分組包延遲時(shí)間，其延遲時(shí)間的計(jì)算是從某分組包到達(dá)eNB 那一刻開(kāi)始算起，直到此分組包傳給UE并接收完為止，如圖1 所示。eNB 通過(guò)這些延遲時(shí)間數(shù)據(jù)信息與歷史延遲時(shí)間進(jìn)行流量預(yù)估來(lái)計(jì)算出平均延遲時(shí)間數(shù)據(jù)，而此數(shù)據(jù)會(huì)用來(lái)推估下一段時(shí)間DRX cycle 參數(shù)。

為推估出DRX cycle 參數(shù)需將延遲時(shí)間數(shù)值用于第二階段Input 值，進(jìn)而應(yīng)對(duì)下一階段的流量傳輸，如圖2 所示。圖中的歷史延遲時(shí)間表示之前已收集的平均延遲時(shí)間。此部分計(jì)算延遲時(shí)間數(shù)值會(huì)大大影響第二階段結(jié)果。

分組包到達(dá)時(shí)間間隔也是由eNB 收集，eNB 再通過(guò)這些分組包到達(dá)時(shí)間間隔與歷史分組包到達(dá)時(shí)間間隔值來(lái)進(jìn)行流量預(yù)估并計(jì)算出平均分組包到達(dá)率，并將此數(shù)值用于第二階段的Input 值，進(jìn)而應(yīng)對(duì)下一段時(shí)間的流量傳輸，如圖1 與圖2 所示。圖中的歷史分組包到達(dá)時(shí)間間隔值表示之前已收集且平均的分組包到達(dá)率。

圖1 延遲時(shí)間于分組包到達(dá)時(shí)間間隔說(shuō)明圖

圖2 流量預(yù)估流程圖

2 模糊邏輯控制器

當(dāng)UE 分組包延遲時(shí)間過(guò)長(zhǎng)導(dǎo)致不滿(mǎn)足QoS 需求，此時(shí)需通過(guò)縮短DRX cycle 長(zhǎng)度來(lái)減少延遲時(shí)間。而DRX cycle 設(shè)定多長(zhǎng)才算短，則通過(guò)模糊邏輯控制理論加經(jīng)驗(yàn)的判斷進(jìn)行，即通過(guò)不斷實(shí)驗(yàn)的結(jié)果來(lái)調(diào)整模糊邏輯控制器內(nèi)參數(shù)值，使模糊邏輯控制器輸出最佳DRX cycle 參數(shù)值[4-5]。從最初步驟的模糊化到最后步驟的去模糊化過(guò)程中，利用相關(guān)推理引擎結(jié)合模糊邏輯規(guī)則來(lái)模擬人類(lèi)決策，并通過(guò)近似準(zhǔn)確的數(shù)據(jù)來(lái)找到解決方案。模糊邏輯控制器流程如下：

第一步：將延遲時(shí)間數(shù)值及分組包到達(dá)率或當(dāng)前DRX cycle 數(shù)值一起輸入到模糊邏輯控制器進(jìn)行模擬化[6]。分組包到達(dá)率適用于流量類(lèi)型為即時(shí)服務(wù)VoIP業(yè)務(wù)，若流量類(lèi)型為非即時(shí)服務(wù)業(yè)務(wù)，則會(huì)使用該UE當(dāng)前DRX cycle 數(shù)值。流量類(lèi)型在進(jìn)入模糊邏輯控制器之前進(jìn)行判斷[7]。模糊化方法通過(guò)隸屬函數(shù)，其參數(shù)值都是通過(guò)QoS 信息及不斷實(shí)驗(yàn)調(diào)整所得到的結(jié)果，如圖3 及圖4 所示。

圖3 水平軸為延遲時(shí)間Input Variable，其模糊值定義為Extremely Short、Short、Middle、Long、Extremely Long五種長(zhǎng)度，分別設(shè)定為：50 ms 內(nèi)、25 ms 至100 ms、75 ms至150 ms、12 ms至300 ms、250 ms 以上。

圖3 Input Variable 延遲時(shí)間

圖4 水平軸為分組包達(dá)到率當(dāng)前DRX cycle 的Input Variable， 其 模 糊 值 定 義 為Extremely Short、Short、Middle、Long、Very Long 與Extremely Long 六種長(zhǎng)度，分別設(shè)定為：40 ms 內(nèi)、20 ms 至80 ms、40 ms至160 ms、80 ms至320 ms、256 ms 至640 ms、512 ms 至2560 ms。當(dāng)Input 值轉(zhuǎn)變?yōu)槟：岛筮M(jìn)入第二步。

圖4 Input Variable 分組包到達(dá)率當(dāng)前DRX cycle

第二步：將第一步模擬化輸出值在推理引擎中結(jié)合模糊邏輯規(guī)則進(jìn)行推理與對(duì)應(yīng)。推理引擎，即將第一步所得模糊值與模糊邏輯規(guī)則進(jìn)行對(duì)應(yīng)，并通過(guò)不斷實(shí)驗(yàn)、經(jīng)驗(yàn)及QoS 需求中的最大可延遲時(shí)間來(lái)制定出10 條模糊邏輯規(guī)則，如表1 所示。首先表1 中有兩種流量類(lèi)型，第一種為非即時(shí)服務(wù)，如網(wǎng)頁(yè)瀏覽、文件傳輸?shù)龋渥畲笱舆t時(shí)間為300 ms。另一種為即時(shí)性服務(wù)，主要以VoIP 為主，其最大可延遲時(shí)間為100 ms。eNB 在接收到該UE 的數(shù)據(jù)流量時(shí)，就已知其流量類(lèi)型，在模糊邏輯規(guī)則中加入流量類(lèi)型是為了使模糊邏輯控制器能方便地去處理。在延遲時(shí)間部分則與第一步驟延遲時(shí)間的Input Variable 相同，有Extremely Short、Short、Middle、Long、Extremely Long 共5種長(zhǎng)度。在DRX Cycle 部分，“+1”“0”“- 1”“- 2”分別指的是當(dāng)前DRX cycle 長(zhǎng)度拉長(zhǎng)一個(gè)狀態(tài)、DRX cycle長(zhǎng)度不改變、DRX cycle 長(zhǎng)度縮短一個(gè)狀態(tài)、DRX cycle 長(zhǎng)度縮短兩個(gè)狀態(tài)。DRX cycle 的長(zhǎng)度狀態(tài)分別為Extremely Short、Short、Middle、Long、Very Long 及Extremely Long 共六種狀態(tài)。

舉例如下：假設(shè)流量類(lèi)型為非即時(shí)服務(wù)和延遲時(shí)間為Short，且假設(shè)通過(guò)第一步取得DRX cycle 的長(zhǎng)度為Short，則推理引擎對(duì)應(yīng)模糊邏輯規(guī)則會(huì)產(chǎn)生出“+1” 的值，DRX cycle 長(zhǎng)度會(huì)從Short 拉長(zhǎng)一個(gè)狀態(tài)變?yōu)镸iddle，此Middle 即輸出DRX cycle 的模糊值。

表1 模糊邏輯的規(guī)則表

第三步：將推理引擎所得輸出值再進(jìn)行去模糊化步驟獲得最佳DRX cycle 參數(shù)值。第三步是將上一步所輸出的DRX cycle 模糊值進(jìn)行去模糊化動(dòng)作，而去模糊化方法就是將DRX cycle 模糊值去對(duì)應(yīng)DRX cycle 的Output Variable，而此DRX cycle 的Output Variable 定義與設(shè)定都與圖4 完全相同。當(dāng)DRX cycle 模糊值轉(zhuǎn)變?yōu)镈RX cycle 參數(shù)值后就進(jìn)行輸出，并將此參數(shù)值傳給UE，讓UE 當(dāng)作下一段時(shí)間的DRX mode。

模糊邏輯控制器的目的是選擇最佳DRX cycle參數(shù)值，并將此參數(shù)值提供給UE 作為下一段時(shí)間的DRX mode，讓DRX 機(jī)制能達(dá)到最低限度省電及減少延遲時(shí)間來(lái)滿(mǎn)足QoS 需求。

3 模擬仿真

Case1 實(shí)驗(yàn)參數(shù)設(shè)定如表2 所示。其模擬仿真以非即時(shí)服務(wù)為主，隨機(jī)亂數(shù)方式產(chǎn)生分組包大小與分組包到達(dá)時(shí)間。UE 的DRX 機(jī)制以3000 ms 為單位共執(zhí)行200 次，共執(zhí)行10 分鐘，隨機(jī)亂數(shù)產(chǎn)生1 至10個(gè)數(shù)據(jù)分組包/ 次，比較使用固定DRX cycle 長(zhǎng)度分別為40 ms、80 ms、160 ms 及本文所提出的FDRX 方法共4 個(gè)對(duì)象。On- duration 參數(shù)值固定為5 ms，以及I- Timer 參數(shù)值固定為10 ms。

表2 FDRX Case1 參數(shù)設(shè)定

模擬結(jié)果分別如圖5 及圖6 所示。圖5 為電量消耗仿真比較，數(shù)值越小越好，圖6 為平均延遲時(shí)間仿真比較，也是數(shù)值越小越好，更能滿(mǎn)足QoS 需求。從圖5 及圖6 可看出，F(xiàn)DRX 方法與其它比較對(duì)象相比，電量消耗最低，所以最優(yōu)。雖然其余比較對(duì)象的分組包傳輸延遲時(shí)間比FDRX 方法要低，但是它們的電量消耗大幅增加，由于仿真實(shí)驗(yàn)以瀏覽網(wǎng)頁(yè)或文件傳輸?shù)腝oS 需求最大延遲時(shí)間為300 ms，在滿(mǎn)足較低延遲時(shí)間等QoS 需求下，為達(dá)到最低電量消耗，F(xiàn)DRX 方法最優(yōu)。

圖5 FDRX Case1 的Energy Consumption 比較圖

圖6 FDRX Case1 的Average Delay Time 比較圖

Case 2 仿真參數(shù)設(shè)定如表3 所示。其模擬仿真以即時(shí)服務(wù)VoIP 為主，并固定分組包大小和規(guī)律性時(shí)間到達(dá)，分組包到達(dá)時(shí)間為150 s 以?xún)?nèi)的分組包大小固定為200 bits，50 ms 傳輸一次；分組包到達(dá)時(shí)間為150 s 到300 s 間的分組包大小固定為800 bits，90 ms傳輸一次；分組包到達(dá)時(shí)間為300 s 到450 s 間無(wú)分組包傳輸；分組包到達(dá)時(shí)間為450 s 到600 s 間的分組包大小固定為500 bits，120 ms 傳輸一次。UE 的DRX 機(jī)制是以3000 ms 為單位共執(zhí)行200 次，共執(zhí)行10 分鐘，分組包數(shù)量10 個(gè)/ 次，比較對(duì)象為使用固定DRX cycle 長(zhǎng)度分別為40 ms、80 ms、160 ms、320 ms 及本文所提出的FDRX 方法共5 個(gè)對(duì)象。On- duration 參數(shù)值固定為5 ms，以及I- Timer 參數(shù)值固定為10 ms。

表3 FDRX Case2 實(shí)驗(yàn)參數(shù)表

模擬仿真結(jié)果如圖7 至圖9 所示。圖7 為電量消耗仿真比較，其數(shù)值越小越好。圖8 為平均延遲時(shí)間仿真比較，也是數(shù)值越小越好，越能滿(mǎn)足QoS 需求。圖9 為FDRX 方法與比較對(duì)象的效能比較圖，其數(shù)值越高表示效能越好。本文提出的FDRX 方法以減少電量消耗為主，延遲時(shí)間僅需滿(mǎn)足QoS 需求。在圖7 至圖9 中，F(xiàn)DRX 方法的電量消耗與平均延遲時(shí)間都不是最好，因需滿(mǎn)足QoS 需求，如以電量消耗為最好，容易導(dǎo)致延遲時(shí)間增長(zhǎng)，進(jìn)而不滿(mǎn)足QoS 需求。如Fix DRX cycle 為320 ms 時(shí)其電量消耗雖然最低，但其延遲時(shí)間最高，且大于VoIP 在QoS 需求中的最大可延遲時(shí)間。反之若要延遲時(shí)間最低，則容易導(dǎo)致電量消耗最高，如Fix DRX cycle 為40 ms 時(shí)。所以本文提出的FDRX 方法有較低的電量消耗及延遲時(shí)間滿(mǎn)足QoS 需求，從圖9 效能比較圖可看出比其他策略更為優(yōu)異。

圖7 FDRX Case2 的Energy Consumption 比較圖

圖8 FDRX Case2 的Average Delay Time 比較圖

圖9 FDRX Case2 效能比較圖

4 總結(jié)

從Case 1 和Case 2 的模擬仿真針對(duì)不同的業(yè)務(wù)服務(wù)類(lèi)型進(jìn)行測(cè)試，其結(jié)果發(fā)現(xiàn)使用FDRX 方法其效能比其他比較對(duì)象的效能還要好，但是若在模糊邏輯控制器的參數(shù)方面進(jìn)行調(diào)整，以及增加多種不同的Input 值，就可使此方法適用在更多不同的應(yīng)用上，再加上此方法可動(dòng)態(tài)去調(diào)整DRX cycle，優(yōu)勢(shì)明顯。