定時(shí)同步信號(hào)產(chǎn)生電路的設(shè)計(jì)與實(shí)現(xiàn)

王 斐，郭江宇，李勇峰，劉 健

（北方自動(dòng)控制技術(shù)研究所，太原 030006）

0 引言

定時(shí)器是接收機(jī)系統(tǒng)的重要組成部分，它能夠提供所需的各種主脈沖定時(shí)信號(hào)和波門定時(shí)信號(hào)。在最初的設(shè)計(jì)中，定時(shí)器大多采用純硬件的實(shí)現(xiàn)方法，用分立元件搭建邏輯電路，電路復(fù)雜，工作量大，可讀性差，可靠性低，根據(jù)特定的需求設(shè)計(jì)特定的電路，基本不具備通用性。近年來(lái)，以數(shù)字技術(shù)為基礎(chǔ)的定時(shí)器得到了飛速的發(fā)展，性能指標(biāo)達(dá)到了一個(gè)新的水平。現(xiàn)場(chǎng)可編程門陣列（FPGA）器件具有容量大、運(yùn)算速度快、靈活可變等優(yōu)點(diǎn)，使得許多復(fù)雜電路有了新的實(shí)現(xiàn)途徑，越來(lái)越被廣泛地應(yīng)用于實(shí)際系統(tǒng)中［1］。因此，需要通過FPGA設(shè)計(jì)一種可以實(shí)現(xiàn)大量定時(shí)單元的定時(shí)芯片。

目前，對(duì)于定時(shí)電路的研究主要集中在可重構(gòu)方面，所建立的電路較為復(fù)雜，難以工程實(shí)踐。吳文博［2］的碩士論文中著重強(qiáng)調(diào)了定時(shí)電路的重要性，同時(shí)研究了現(xiàn)場(chǎng)可編程門陣列（FPGA）在雷達(dá)定時(shí)器中的應(yīng)用，并且運(yùn)用基于部分可重構(gòu)方法的原理及設(shè)計(jì)思想，基于已有的邏輯層面之上，把設(shè)計(jì)程序進(jìn)行進(jìn)一步簡(jiǎn)化，使雷達(dá)定時(shí)器可實(shí)現(xiàn)局部動(dòng)態(tài)再次構(gòu)建。鄒仕祥［3］對(duì)于定時(shí)電路在通信網(wǎng)絡(luò)中的應(yīng)用進(jìn)行了廣泛的研究，提出了其在通信領(lǐng)域的應(yīng)用前景以及設(shè)計(jì)實(shí)現(xiàn)方法，但文中并未對(duì)實(shí)現(xiàn)的電路進(jìn)行簡(jiǎn)化，導(dǎo)致工程實(shí)現(xiàn)方面缺少理論依據(jù)。彭兵［4］等對(duì)基于計(jì)數(shù)器的可編程定時(shí)電路進(jìn)行了詳細(xì)研究，分析了實(shí)踐過程中的諸多問題，但未對(duì)相關(guān)難題進(jìn)行解決。傳統(tǒng)的定時(shí)器大多采用純硬件的實(shí)現(xiàn)方法，根據(jù)特定的需求設(shè)計(jì)特定的電路，不具備通用性。而基于FPGA的定時(shí)器設(shè)計(jì)簡(jiǎn)單，集成度高，滿足了接收機(jī)系統(tǒng)的工作要求，提高了定時(shí)器的工作效率和速度。

本文在分析定時(shí)器和電源功能的基礎(chǔ)上，完成了定時(shí)同步信號(hào)產(chǎn)生電路的硬件平臺(tái)搭建及調(diào)試，并編寫了FPGA及其他模塊的軟件程序，實(shí)現(xiàn)了該電路的全部功能。

1 設(shè)計(jì)方案

根據(jù)接收機(jī)運(yùn)行環(huán)境，設(shè)計(jì)一種基于FPGA的定時(shí)器來(lái)滿足要求。定時(shí)信號(hào)板為接收機(jī)系統(tǒng)提供必要的定時(shí)信號(hào)輸入和頻率控制信號(hào)，以實(shí)現(xiàn)接收機(jī)的正常工作激勵(lì)。采用FPGA完成定時(shí)信號(hào)的生成，其中定時(shí)信號(hào)以外部晶振作為基準(zhǔn)產(chǎn)生，基準(zhǔn)信號(hào)是一個(gè)30 M時(shí)鐘信號(hào)，經(jīng)過分頻產(chǎn)生5 M和1 M的時(shí)鐘信號(hào)。再產(chǎn)生一個(gè)脈寬為1 us，周期為450 us的信號(hào)，在此基礎(chǔ)上對(duì)信號(hào)進(jìn)行超前和滯后3 us、滯后 37 us、滯后 47 us、滯后 84 us、滯后 141 us、滯后350 us等一系列的編程，最后再將程序安裝在定時(shí)信號(hào)板上，輸入一個(gè)30 M的時(shí)鐘信號(hào)以便于檢查輸出的信號(hào)是否滿足要求。在此過程中通過定時(shí)器對(duì)30 MHz時(shí)鐘信號(hào)進(jìn)行分頻和延時(shí)等操作產(chǎn)生需要的各種信號(hào)如表1所示。

定時(shí)同步信號(hào)產(chǎn)生電路包括宏指令模塊、定時(shí)產(chǎn)生模塊、定時(shí)驅(qū)動(dòng)模塊等部分。宏指令模塊通過網(wǎng)絡(luò)或快速通信接口接收指令，并送往定時(shí)產(chǎn)生模塊。定時(shí)產(chǎn)生模塊采用FPGA構(gòu)成核心的時(shí)序產(chǎn)生電路，可方便地對(duì)定時(shí)時(shí)序進(jìn)行修改調(diào)試，產(chǎn)生各路定時(shí)信號(hào)，送往定時(shí)驅(qū)動(dòng)模塊，該模塊根據(jù)各分系統(tǒng)的要求，將各路定時(shí)信號(hào)以不同的信號(hào)形式（如TTL、RS-422等）送往各分系統(tǒng)，這部分電路將留有冗余通道備用，并具有對(duì)送往不同分系統(tǒng)的信號(hào)延時(shí)進(jìn)行補(bǔ)償?shù)墓δ?，原理框圖如圖1所示。

圖1 定時(shí)同步信號(hào)產(chǎn)生電路原理

經(jīng)過分頻和延時(shí)輸出的各種信號(hào)會(huì)送到芯片上進(jìn)行檢驗(yàn)，最后輸出頻率或者輸出定時(shí)信號(hào)。用定時(shí)信號(hào)控制繼電口的開關(guān)，從而輸出符合要求的信號(hào)。

表1 所需信號(hào)表

2 硬件設(shè)計(jì)

2.1 電路整體設(shè)計(jì)原理

定時(shí)信號(hào)以硬件外部晶振作為基準(zhǔn)產(chǎn)生，其中基準(zhǔn)信號(hào)是一個(gè)30 M時(shí)鐘信號(hào)。硬件采用Altera公司EP1K系列的FPGA為數(shù)字平臺(tái)，利用模塊化設(shè)計(jì)和Verilog語(yǔ)言在FPGA中設(shè)計(jì)進(jìn)行分頻和延時(shí)，將30 M時(shí)鐘信號(hào)，經(jīng)過分頻產(chǎn)生1 M和5 M的時(shí)鐘信號(hào)。再產(chǎn)生一個(gè)脈寬為1 us，周期為450 us的信號(hào)，在此基礎(chǔ)上對(duì)信號(hào)進(jìn)行超前和滯后3 us、滯后37us、滯后 47us、滯后 84us、滯后 141 us、滯后 350 us等一系列的編程。

經(jīng)過分頻和延時(shí)產(chǎn)生的各種信號(hào)輸入到芯片中，在芯片中進(jìn)行一系列的處理，檢驗(yàn)輸入的信號(hào)是否符合要求，如果符合要求則輸出信號(hào)以供使用，其原理如下頁(yè)圖2所示。

2.2 定時(shí)器模塊設(shè)計(jì)

定時(shí)器模塊設(shè)計(jì)采用大容量FPGA，盡可能在FPGA內(nèi)部實(shí)現(xiàn)所有功能，減少外圍器件，以達(dá)到統(tǒng)一板級(jí)設(shè)計(jì)、提高定時(shí)精度及可靠性、降低成本、實(shí)現(xiàn)硬件的靈活配置的目的。

定時(shí)器的時(shí)序電路設(shè)計(jì)主要分為主脈沖定時(shí)信號(hào)的時(shí)序電路設(shè)計(jì)和波門定時(shí)信號(hào)的時(shí)序電路設(shè)計(jì)兩大部分［5］。產(chǎn)生主脈沖定時(shí)信號(hào)的時(shí)序電路，利用接收機(jī)的時(shí)鐘，產(chǎn)生重頻的方波、發(fā)射主脈沖、移相主脈沖等各種主脈沖導(dǎo)前或滯后信號(hào)。產(chǎn)生波門定時(shí)信號(hào)的時(shí)序電路則是根據(jù)距離碼產(chǎn)生正常波門、移相波門、波門導(dǎo)前或滯后信號(hào)。移相主脈沖定時(shí)信號(hào)和移相波門定時(shí)信號(hào)只要分別將產(chǎn)生的正常主脈沖定時(shí)信號(hào)和正常波門定時(shí)信號(hào)移相半個(gè)周期即可得到。

FPGA具有可重復(fù)編程性，可以通過硬件電路的方式實(shí)現(xiàn)定時(shí)器功能，同時(shí)FPGA可以方便地進(jìn)行調(diào)試和仿真［6］。在此設(shè)計(jì)中選用的FPGA型號(hào)是Altera公司的EP1K50TC144，該芯片功能強(qiáng)大，滿足本設(shè)計(jì)的需求。

圖2 硬件設(shè)計(jì)原理

2.3 分頻模塊設(shè)計(jì)

分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一，盡管在目前大部分設(shè)計(jì)中，廣泛使用芯片廠集成的鎖相環(huán)資源。但是在對(duì)于時(shí)鐘要求不高的設(shè)計(jì)中，自行設(shè)計(jì)所需的分頻器能夠達(dá)到更好的應(yīng)用效果。

首先，這種方法可以節(jié)省芯片內(nèi)部的鎖相環(huán)資源；再者，可以控制FPGA中邏輯單元的使用情況。在具體的設(shè)計(jì)中，由于外部時(shí)鐘的關(guān)系，常常需要對(duì)時(shí)鐘進(jìn)行分頻，因此，根據(jù)實(shí)際情況會(huì)需要進(jìn)行偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻和小數(shù)分頻等不同形式的時(shí)鐘分頻，有時(shí)要求等占空比，有時(shí)要求非等占空比［7］。

2.4 延時(shí)模塊設(shè)計(jì)

本文是利用FPGA中計(jì)數(shù)器模塊來(lái)實(shí)現(xiàn)周期的延時(shí)功能，采用對(duì)一個(gè)已知頻率的基準(zhǔn)方波信號(hào)進(jìn)行計(jì)數(shù)的方法實(shí)現(xiàn)時(shí)間的延時(shí)［8］。利用FPGA技術(shù)首先是從整體系統(tǒng)設(shè)計(jì)入手，經(jīng)詳細(xì)地規(guī)劃后，完成控制系統(tǒng)行為方面的設(shè)計(jì)，并使用完全獨(dú)立于具體物理結(jié)構(gòu)的用戶接口來(lái)表達(dá)功能模塊。

在確定了實(shí)現(xiàn)產(chǎn)生延時(shí)時(shí)間的方法以后，實(shí)際上，整個(gè)電路的延時(shí)過程就計(jì)數(shù)器的計(jì)數(shù)過程，也就是說(shuō)，當(dāng)計(jì)數(shù)器計(jì)數(shù)結(jié)束后其延時(shí)時(shí)間過程也隨之結(jié)束。顯然，當(dāng)觸發(fā)信號(hào)到來(lái)時(shí)，計(jì)數(shù)器開始工作，當(dāng)一個(gè)計(jì)數(shù)延時(shí)過程結(jié)束以后，為不影響下一個(gè)延時(shí)過程的開始，要求在前一個(gè)計(jì)數(shù)過程結(jié)束時(shí)，必須做好下一步的延時(shí)準(zhǔn)備工作。

2.5 頻率控制模塊設(shè)計(jì)

經(jīng)過分頻和延時(shí)產(chǎn)生的各種信號(hào)輸入到芯片中，在芯片中進(jìn)行一系列的處理，檢驗(yàn)輸入的信號(hào)是否符合要求，如果符合要求則輸出信號(hào)以供使用。

本文采用STM32F417。具體參數(shù)如下［9］：內(nèi)核：ARM 32位的Cortex-M3 CPU，最高72 MHz工作頻率，在存儲(chǔ)器的等待周期訪問時(shí)可達(dá)1.25DMips/MHz，單周期乘法和硬件除法。存儲(chǔ)器：從64 K或128 K字節(jié)的閃存程序存儲(chǔ)器，高達(dá)20 K字節(jié)的SRAM。時(shí)鐘、復(fù)位和電源管理：2.0 V～3.6 V供電和I/O引腳，上電/斷電復(fù)位、可編程電壓檢測(cè)器，4 MHz～16 MHz晶體振蕩器，內(nèi)嵌經(jīng)出廠調(diào)校的8 MHz的RC振蕩器，內(nèi)嵌帶校準(zhǔn)的40 kHz的RC振蕩器，產(chǎn)生CPU時(shí)鐘的PLL。低功耗：睡眠、停機(jī)和待機(jī)模式。調(diào)試模式：串行單線調(diào)試和JTAG接口。多達(dá)7個(gè)定時(shí)器：3個(gè)16位定時(shí)器，每個(gè)定時(shí)器有多達(dá)4個(gè)用于輸入捕獲/輸出比較/PWM或脈沖計(jì)數(shù)的通道和增量編碼器輸入，1個(gè)16位帶死區(qū)控制和緊急剎車，用于電機(jī)控制的PWM的高級(jí)控制定時(shí)器，2個(gè)看門狗定時(shí)器，系統(tǒng)時(shí)間定時(shí)器：24位自減型計(jì)數(shù)器。CRC計(jì)算單元，96位的芯片唯一代碼。

2.6 電路及接口設(shè)計(jì)

在串行通訊時(shí)，要求通訊都采用一個(gè)標(biāo)準(zhǔn)接口，使不同的設(shè)備可以方便地連接起來(lái)進(jìn)行通訊。RS-232是目前最常用的一種串行通訊接口。RS-232總線標(biāo)準(zhǔn)設(shè)有25條信號(hào)線，包括一個(gè)主通道和一個(gè)輔助通道。在本設(shè)計(jì)中，利用RS-232實(shí)現(xiàn)芯片接收上位機(jī)控制單元信號(hào)。

在與上位機(jī)進(jìn)行通信時(shí)，相對(duì)于RS-232，網(wǎng)絡(luò)通信模塊通信容量更大，通信速度更快，同時(shí)也利用網(wǎng)絡(luò)通信模塊與上位機(jī)進(jìn)行通信［10］。

3 軟件編程

3.1 分頻模塊編程

輸入的信號(hào)是一個(gè)30 MHz的時(shí)鐘信號(hào)，需要輸出一個(gè)1 MHz和一個(gè)5 MHz的時(shí)鐘信號(hào)，要產(chǎn)生兩種信號(hào)就需要通過分頻來(lái)實(shí)現(xiàn)，其流程圖如下頁(yè)圖3和圖4所示。

圖3 5M時(shí)鐘產(chǎn)生流程

圖4 1M時(shí)鐘產(chǎn)生流程

圖3為5 MHz計(jì)數(shù)器的循環(huán)計(jì)數(shù)，當(dāng)計(jì)數(shù)未滿2時(shí)，繼續(xù)循環(huán)計(jì)數(shù)，當(dāng)計(jì)數(shù)滿2時(shí)，時(shí)鐘翻轉(zhuǎn)。圖4為1 MHz計(jì)數(shù)器的循環(huán)計(jì)數(shù)，當(dāng)計(jì)數(shù)未滿14時(shí)，繼續(xù)循環(huán)計(jì)數(shù)，當(dāng)計(jì)數(shù)滿14時(shí)，時(shí)鐘翻轉(zhuǎn)。

3.2 延時(shí)模塊編程

在30 MHz時(shí)鐘信號(hào)下生成基準(zhǔn)信號(hào)，需要計(jì)數(shù)30次才能達(dá)到1 us的寬度。在生成脈寬為1 us、周期為450 us的基準(zhǔn)信號(hào)后，需要對(duì)這個(gè)基準(zhǔn)信號(hào)進(jìn)行延時(shí)處理，以生成所需要的其他信號(hào)。其中M_0是生成的基準(zhǔn)信號(hào)，M_3是基準(zhǔn)信號(hào)延時(shí)3 us，M37是在基準(zhǔn)信號(hào)上延時(shí)37 us，M47是在基準(zhǔn)信號(hào)上延時(shí)47 us，M84是在基準(zhǔn)信號(hào)上延時(shí)84 us，M141是在基準(zhǔn)信號(hào)上延時(shí)141 us，M350是在基準(zhǔn)信號(hào)上延時(shí)350 us，如圖5所示。

初始化后，低電平復(fù)位，沒有復(fù)位進(jìn)行計(jì)數(shù)，對(duì)信號(hào)進(jìn)行分頻，先得到1 us的時(shí)鐘信號(hào)，再進(jìn)行計(jì)數(shù)一個(gè)周期450 us，然后進(jìn)行延時(shí)處理，其中XX是延遲時(shí)間，如果延時(shí)3 us，則XX=3。

3.3 波形的實(shí)現(xiàn)

模擬定時(shí)器的的兩路觸發(fā)脈沖需要DAC0832芯片轉(zhuǎn)化后經(jīng)過放大器的放大倒相后才能實(shí)現(xiàn)。若讓DAC0832芯片輸出電壓是脈沖電壓，需讓單片機(jī)從P0.0～P0.7引腳端輸出不斷增大或減小的數(shù)據(jù)即可。因此，可以采用由“ABSACC.H”頭文件所定義的指令“XBYTE［unsigned int］”來(lái)實(shí)現(xiàn)對(duì) DAC0832 的尋址。

圖5 延時(shí)信號(hào)產(chǎn)生流程

xval=XBYTE［0X000F］；//將地址“0x000F”中的數(shù)據(jù)取出送給xval。

XBYTE［0X000F］=0xA8；//將數(shù)據(jù)“0xA8”送入地址“0x000F”。

為得到有一定時(shí)間間隔的脈沖信號(hào)，可在讓單片機(jī)從P0.0～P0.7引腳端輸出不斷增大或減小的數(shù)據(jù)之前或之后設(shè)置一段時(shí)間延遲。用C語(yǔ)言編寫的輸出波形主要程序?yàn)椋?/p>

偏流脈沖信號(hào)由單片機(jī)本身產(chǎn)生，在編程過程中，只需在輸入/輸出口的電平設(shè)置為0或1（高電平電壓的地址為0xff，低電平地址為0xfe，然后在經(jīng)過放大器放大后通過示波器顯示出來(lái)。

3.4 模擬定時(shí)器脈沖寬度的實(shí)現(xiàn)

模擬定時(shí)器的脈沖寬度也是通過編程實(shí)現(xiàn)的。信號(hào)所需的脈沖寬度在25 us和4 us～6 us左右，要求在模擬的過程中通過編程將延遲控制在這段范圍左右。

CLR A；//將A 清 0。

C；0011 MOV R7，A；//將 0送給工作寄存 R7。

INC R7；//將 R7 加 1。

CJNE R7，ox64；

若 R7 不等于 ox64（6*16+4=100）；則；轉(zhuǎn)到 C：0011處執(zhí)行。

根據(jù)循環(huán)條件，第03行和04行總共要執(zhí)行100次（ox64=100）。所以，上述程序共消耗機(jī)器周期數(shù)：N=1+1+（1+2）*100=302。

根據(jù)以上分析可知，一重循環(huán)：for（i=0；i＜n；i++），所消耗的機(jī)器周期數(shù)N=3*n+2。其中N為消耗的機(jī)器周期數(shù)；n為設(shè)定的循環(huán)次數(shù)（n必須為無(wú)符號(hào)字符型數(shù)據(jù)）。在n遠(yuǎn)大于2時(shí)，可近似為N=3*n。同理可得，二重循環(huán)程序：

所消耗的機(jī)器周期數(shù)N=3*m*n+5*m+2。在n遠(yuǎn)大于5時(shí)，可近似N=3*m*n。

仿真過程中沒有使用編程而是采用C語(yǔ)言。單片機(jī)的晶振頻率為12 MHz，機(jī)器周期為1 μs。根據(jù)分析，仿真所需的延時(shí)應(yīng)設(shè)置n=5左右，才能達(dá)到預(yù)期效果。非脈沖的延遲時(shí)間可適當(dāng)加長(zhǎng)。由于程序和仿真軟件的精度的原因，所實(shí)現(xiàn)的脈沖寬度與實(shí)際的精度還有一定差距。

最終用C語(yǔ)言編寫的延遲函數(shù)為：

其中，n的值決定脈沖寬度的大小。

3.5 模擬定時(shí)器脈沖幅度的實(shí)現(xiàn)

信號(hào)產(chǎn)生系統(tǒng)中對(duì)脈沖的幅度有很高的要求，利用編程可控制脈沖幅度在最大和最小的范圍之內(nèi)變化。單片機(jī)的引腳從P0.0～P0.7端輸出不斷減小的數(shù)據(jù)，其中由最大值決定幅度的大小。設(shè)計(jì)過程當(dāng)中，編程設(shè)置為最大值，即當(dāng)數(shù)據(jù)開始輸出時(shí)就以5 V電壓為基準(zhǔn)，有次序地下降。

為了達(dá)到設(shè)計(jì)所要求的-22 V的觸發(fā)脈沖信號(hào)，單純靠單片機(jī)編程很難實(shí)現(xiàn)，因此，在單片機(jī)外圍連接了運(yùn)算放大電路，通過硬件設(shè)計(jì)來(lái)實(shí)現(xiàn)。運(yùn)算放大器分為兩級(jí)放大，兩級(jí)的放大倍數(shù)分別為2倍～3倍。經(jīng)過運(yùn)算放大器放大后，基本就得到了設(shè)計(jì)所需要的電壓幅度。

4 結(jié)論

本文針對(duì)接收機(jī)系統(tǒng)的定時(shí)同步信號(hào)產(chǎn)生電路進(jìn)行了設(shè)計(jì)，完成了對(duì)接收機(jī)系統(tǒng)運(yùn)行環(huán)境的構(gòu)建，主要工作可以概括為：1）確定系統(tǒng)的定時(shí)同步信號(hào)，同時(shí)分析各信號(hào)的作用，為接下來(lái)的電路設(shè)計(jì)和程序的編寫提供了依據(jù)；2）以ALTERA公司的FPGA為核心進(jìn)行定時(shí)器的硬件設(shè)計(jì)，對(duì)關(guān)鍵模塊的設(shè)計(jì)進(jìn)行詳細(xì)分析；3）在QuartusⅡ環(huán)境下采用Verilog語(yǔ)言進(jìn)行軟件編程，實(shí)現(xiàn)所需信號(hào)的產(chǎn)生。實(shí)驗(yàn)表明，本設(shè)計(jì)能夠產(chǎn)生相應(yīng)信號(hào)，滿足設(shè)計(jì)要求，具有一定的實(shí)際應(yīng)用價(jià)值。

［1］李辰.光電技術(shù)對(duì)提高高炮系統(tǒng)作戰(zhàn)能力的研究［D］.長(zhǎng)沙：國(guó)防科技大學(xué)，2006.

［2］吳文博.基于FPGA動(dòng)態(tài)局部可重構(gòu)技術(shù)的雷達(dá)定時(shí)器設(shè)計(jì)［D］.成都：電子科技大學(xué)，2016.

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