一種基于片同步技術的高速ADC與FPGA互連方法

韓 琦 葛 飛 梁圣杰 張之卓

北京航天自動控制研究所，北京100854

在數(shù)字中頻接收機中，為適應電子設備小型化、低功耗設計且具有較寬的頻帶覆蓋和較高靈敏度的需求，系統(tǒng)經(jīng)常使用單片多通道的高速ADC組建多通道采樣處理平臺。如AD公司的AD9653采樣器為4通道16位125Msps高速同步采樣器，可適用于多通道同步采集系統(tǒng)的設計，其中芯片接口使用8對高速串行差分線傳輸采樣數(shù)據(jù)，每對差分線最高傳輸速率高達1Gbps。在如此高的數(shù)據(jù)傳輸速率情況下，即使保證ADC各通道串行數(shù)據(jù)與隨路采樣時鐘的走線嚴格等長，采用傳統(tǒng)的ADC與FPGA數(shù)據(jù)接口互連方式也將無法實現(xiàn)穩(wěn)定可靠的數(shù)據(jù)接收?；谏鲜鲈颍琗ilinx公司在Vertex4系列FPGA之后引入了片同步技術(ChipSync)，通過采用此技術在FPGA內(nèi)部設計同步調(diào)整模塊，可實現(xiàn)調(diào)節(jié)采樣時鐘處在數(shù)據(jù)的最佳采樣位置，以保證數(shù)據(jù)采樣的同步性和穩(wěn)定性，從而解決高速ADC和FPGA之間高速數(shù)據(jù)傳輸?shù)膯栴}。

文獻[1-2]提出對ADC輸入的串行數(shù)據(jù)進行延遲調(diào)整以達到最佳采樣位置的方法，但在ADC進入輸出采樣數(shù)據(jù)模式之前，需要事先發(fā)送一連串的訓練序列用于對比判決，以此控制串行數(shù)據(jù)位延遲調(diào)整至采樣時鐘的最佳采樣位置，而控制輸出發(fā)送訓練序列的格式和輸出采樣數(shù)據(jù)之間的模式切換，需要FPGA增加SPI接口的控制邏輯對ADC進行發(fā)送命令來完成，由此增加了FPGA的邏輯復雜性。

提出了一種在FPGA設計中對ADC輸入的采樣位時鐘進行自適應延遲調(diào)整來補償采樣位時鐘的內(nèi)部走線延時，將采樣時鐘調(diào)節(jié)至數(shù)據(jù)的最佳采樣位置的方式，不需要對ADC輸出發(fā)送訓練序列模式和輸出采樣數(shù)據(jù)模式的切換控制，去除了FPGA與ADC之間的SPI接口數(shù)據(jù)交互，大大降低了FPGA的設計復雜度，提高了系統(tǒng)可靠性。

1 高速ADC和FPGA互連設計整體方案

本文的四通道高速ADC和FPGA互連結構框圖如圖1所示。其中FPGA采用Xilinx公司的xc7k325t，使用內(nèi)置的SERDES收發(fā)器對其進行高速解串處理。高速ADC采用AD9653，采樣數(shù)據(jù)接口格式為二進制補碼格式，采用16Bit DDR，雙通道，1x幀格式逐字節(jié)模式。具體處理過程為：AD9653對四路模擬信號進行模數(shù)轉(zhuǎn)換，再分別將對應通道采樣得到的16bit數(shù)據(jù)轉(zhuǎn)換為2對串行差分信號(例：A通道2對差分信號為D0+A/D0-A，D1+A/D1-A)，采用源同步的方式連同位時鐘(DCO+/-)、幀時鐘(FCO+/-)一起傳輸給FPGA，ADC接口輸出的時序關系如圖2所示[3]；在FPGA內(nèi)部按照要求使用內(nèi)置的SERDES收發(fā)器完成高速解串、數(shù)據(jù)幀對齊后得到采樣后的16bit并行數(shù)據(jù)進行后續(xù)的數(shù)據(jù)處理。

圖1 四通道高速ADC和FPGA互連結構框圖

圖2 AD9653的輸出時序圖

通過圖2可知AD9653輸出的位時鐘DCO+/-與串行數(shù)據(jù)D0+/-、D1+/-，幀時鐘FCO+/-之間存在固定的相位關系，只要在硬件設計上保證各路信號的走線等長，該相位關系即可保證位時鐘所處相位為最佳采樣點。但是由于位時鐘DCO作為串行數(shù)據(jù)、幀時鐘之SERDES收發(fā)器的采樣時鐘，F(xiàn)PGA內(nèi)部的走線延時將導致到達各SERDES收發(fā)器的相位與串行數(shù)據(jù)、幀時鐘之間的相位關系發(fā)生變化，此時通過位時鐘DCO對串行數(shù)據(jù)直接采樣，將會產(chǎn)生誤碼。本文采用基于片同步技術對采樣位時鐘進行自適應調(diào)整至數(shù)據(jù)的最佳采樣點來可靠準確地采樣數(shù)據(jù)。

2 基于片同步的互連設計方法

2.1 片同步設計整體方案

圖3為基于片同步設計的FPGA實現(xiàn)方案，首先通過位時鐘自適應調(diào)整模塊調(diào)節(jié)位時鐘延遲，使得連接至各ISERDES采樣時鐘的相位與輸入的DCO+/-一致，此刻采樣點處于串行數(shù)據(jù)位和幀時鐘的采樣中心，為最佳采樣位置。然后再采用數(shù)據(jù)幀對齊調(diào)整模塊對幀時鐘采樣獲得的并行數(shù)據(jù)進行判斷，產(chǎn)生BITSLIP信號控制各ISERDES進行移位操作,直至幀時鐘采樣輸出期望的并行數(shù)據(jù)后,完成數(shù)據(jù)幀對齊操作，此時即完成了各數(shù)據(jù)通道的并行數(shù)據(jù)提取工作。

圖3 片同步設計整體方案圖

2.2 片同步技術[4]

片同步(ChipSync)是Xilinx公司命名的一種同步技術，其目的是為FPGA提供一個高速的源同步數(shù)據(jù)總線接口。主要由IODELAY延時調(diào)整模塊、ISERDES解串模塊、OSDRDES并串轉(zhuǎn)換模塊及時鐘網(wǎng)絡組成。本文采用的方法主要通過IDELAY延時調(diào)整模塊控制精確延時,實現(xiàn)采樣位時鐘的動態(tài)調(diào)整，確定串行數(shù)據(jù)的最佳采樣位置，然后通過ISERDES解串模塊對高速串行數(shù)據(jù)進行穩(wěn)定可靠的采樣。

IDELAY為內(nèi)嵌32級每級78ps的可調(diào)延時器(IDELAYCTRL的參考時鐘為200MHz)，可通過CE和INC信號來控制數(shù)據(jù)延時的增加和減小。

ISERDES為高速解串模塊，支持SDR、DDR兩種采樣模式。在SDR模式下，支持2、3、4、5、6、7、8位寬的串并轉(zhuǎn)換，在DDR模式下，支持4、6、8位寬的串并轉(zhuǎn)換。通過級聯(lián)可以將串并轉(zhuǎn)換器擴展到10位和14位寬。本方法中串行數(shù)據(jù)和幀時鐘對應的ISERDES選擇1：8的串并轉(zhuǎn)換(DDR模式)。同時ISERDES的BITSLIP信號負責對ISERDES的接收數(shù)據(jù)進行移位操作，用于數(shù)據(jù)位順序的調(diào)整。

2.3 位時鐘延遲自適應調(diào)整

由于數(shù)據(jù)位采樣為DDR上下沿采樣模式，故位時鐘自適應調(diào)整的過程只需要將連接至串行數(shù)據(jù)位和幀時鐘的采樣時鐘，通過IDELAY延時模塊實時調(diào)整至位時鐘DCO的跳變沿即可保證ISERDES的采樣時鐘與數(shù)據(jù)的相位關系與輸入一致，如圖4所示。位時鐘延遲自適應調(diào)整的處理方法是：

圖4 位時鐘延遲自適應調(diào)整原理框圖

將差分轉(zhuǎn)單端后的位時鐘DCO連接IDELAY延時調(diào)整模塊進行相應級數(shù)的延遲，調(diào)節(jié)級數(shù)由位時鐘相位對齊判斷控制輸出CE和INC信號進行控制。

將IDELAY輸出的延時時鐘IntBitClk分別經(jīng)過BUFIO和BUFR(分頻參數(shù)為4)驅(qū)動作為ISERDES的采樣時鐘CLK和四分頻時鐘CLKDIV。其中BUFIO為IO時鐘驅(qū)動，BUFR為區(qū)域時鐘驅(qū)動，四分頻時鐘CLKDIV為并行化數(shù)據(jù)的速度。

將差分轉(zhuǎn)單端后的位時鐘DCO作為串行數(shù)據(jù)提供給ISERDES進行采樣，采樣時鐘為經(jīng)過延時處理和BUFIO驅(qū)動后的同頻時鐘，位時鐘對應的ISERDES選擇1：8的串并轉(zhuǎn)換(SDR模式)。

位時鐘相位對齊判斷控制負責對ISERDES的并行數(shù)據(jù)(Q1～Q8)進行判斷，尋找位時鐘的跳變沿。處理流程如圖5所示。

圖5 位時鐘相位對齊判斷控制處理流程圖

位時鐘跳變沿的判斷依據(jù)為ISERDES上一次采樣的并行數(shù)據(jù)和當前并行數(shù)據(jù)結果不一致，則當前設置的IDELAY延遲采樣時鐘與輸入的位時鐘跳變沿對齊。通過IDELAY延時調(diào)整補償了FPGA內(nèi)部位時鐘的走線延時，使之與AD9653輸出數(shù)據(jù)相位關系保持一致，保證了采樣時鐘處于數(shù)據(jù)采樣窗口的最佳位置。另外IDELAY的延遲級數(shù)為32，需要對延遲級數(shù)是否溢出進行判斷，當延時級數(shù)超過32時表明由于位時鐘跳變沿速率不高，IDELAY在整個延遲周期都無法找到位時鐘的跳變沿，此時跳變沿判定失敗。

2.4 數(shù)據(jù)幀對齊調(diào)整

位時鐘延時自適應調(diào)整負責完成串行數(shù)據(jù)和幀時鐘的ISERDES采樣位時鐘與輸入位時鐘相位對齊，但只能保證串行數(shù)據(jù)被位時鐘正確采樣，而串并轉(zhuǎn)換后的并行數(shù)據(jù)順序不確定，將有8個組合。為了得到正確順序下的并行數(shù)據(jù)流，需要進行數(shù)據(jù)幀對齊調(diào)整。數(shù)據(jù)幀對齊調(diào)整采用對幀時鐘ISERDES采樣并行數(shù)據(jù)進行判斷，通過調(diào)整串行數(shù)據(jù)和幀時鐘ISERDES的BITSLIP，當幀時鐘ISERDES采樣得到的并行數(shù)據(jù)與期望的數(shù)字序列“00001111”相同時，表明此時數(shù)據(jù)幀輸出順序正確，即完成了數(shù)據(jù)幀對齊工作，否則產(chǎn)生一個并行化數(shù)據(jù)時鐘寬度的BITSLIP控制ISERDES的移位操作，進行下一次的判斷操作。

3 仿真與板級驗證

高速接口的FPGA程序是在Xilinx ISE14.7編譯環(huán)境下實現(xiàn)的，通過編寫測試激勵文件在Questa Sim 10.0a軟件下進行了仿真。如圖6所示。經(jīng)過3146ns，通過IDELAY延時模塊18級延時調(diào)整后，ISERDES輸出的并行數(shù)據(jù)發(fā)生變化，采樣位時鐘DcoClk_MonClkOut與端口輸入位時鐘DcoClk的相位差由0.6ns減小到0.004ns，實現(xiàn)了位時鐘的自適應對準。其中,CNTVALUEOUT為IDELAY延時模塊的延時階數(shù)；ClkCtrlOut為ISERDES采樣得到的并行數(shù)據(jù)。

圖6 采樣位時鐘相位調(diào)整驗證仿真圖

使用信號發(fā)生器產(chǎn)生正弦信號進行板級測試，采樣頻率為125MHz，雙線傳輸，單通道數(shù)據(jù)率為2Gb/s(125M*16bit)。使用ChipScope工具抓取位時鐘的自適應對準過程和采樣后的并行數(shù)據(jù)結果。

位時鐘的自適應對準過程板級測試圖如圖7所示，在IDELAY延時模塊完成4級延時調(diào)整后(CNTVALUEOUT為x“04”)，位時鐘DCO采樣ISERDES輸出的并行數(shù)據(jù)值ClkCtrlOut發(fā)生跳變(由x“FF”變?yōu)閤“C0”,最后為x“00”)，此時位時鐘完成自適應對準，IDELAY延時模塊固定在4級延時值上，開始進行后面的數(shù)據(jù)幀對齊調(diào)整和中頻采樣數(shù)據(jù)工作。

圖7 位時鐘的自適應對準過程板級測試圖

圖8為完成數(shù)據(jù)幀對齊調(diào)整對準后對正弦信號的實時采樣數(shù)據(jù)波形圖，橫坐標為采樣點數(shù)，縱坐標為數(shù)值。輸入波形與輸出波形一致，完成了對本文采用方法的正確性驗證。

圖8 采樣數(shù)據(jù)波形圖

4 結論

針對多通道的高速ADC與FPGA互連傳輸?shù)囊?，本文提出通過FPGA的片同步技術對位時鐘延時進行自適應調(diào)整來解決FPGA內(nèi)部走線延時帶來的數(shù)據(jù)高速采樣不穩(wěn)定問題，與通過對數(shù)據(jù)位進行延遲調(diào)整的方式，降低了FPGA的邏輯復雜度。測試結果表明該方法可滿足高速數(shù)據(jù)傳輸?shù)囊?，已在實際工程中得以應用。該方法也可作為其他點對點高速數(shù)據(jù)傳輸系統(tǒng)設計的參考。

參 考 文 獻

[1] 顧峰, 呂余清. 應用源同步技術實現(xiàn)高速ADC與FPGA互連[J].電子技術, 2016，10：30-33.(Gu Feng, Lv Yuqing. Implementing High-speed ADC and FPGA Communication Based on Source Synchronization Technology [J]. Electronic Technology, 2016，10：30-33.)

[2] 屈超. 多通道ADC的高速接口設計[J].無線電通信技術, 2013，39(3)：76-78.(Qu Chao. Design on Multichannel ADC High-speed Interface[J]. Radio Communications Technology, 2013，39(3)：76-78.)

[3] Analog Devices. AD9653[EB/OL]. http://www.analog.com/media/en/technical-documentation/data-sheets/AD9653.pdf.

[4] Xilinx,7 Series FPGAs SelectIO Resources User Guide[EB/OL]. http://www.xilinx.com/support/documentation/user_guides/ug471.pdf.