ANSYS SIwave在電源仿真中的應(yīng)用實(shí)例

（天津通信廣播集團(tuán) 數(shù)字試驗(yàn)室，天津 300140）

隨著人們對(duì)數(shù)據(jù)處理和運(yùn)算的需求越來越高，電子產(chǎn)品的核心——芯片的工藝尺寸越來越小，工作的頻率越來越高，目前處理器的核心頻率已達(dá)千兆赫茲，數(shù)字信號(hào)更短的上升和下降時(shí)間，也帶來更高的諧波分量，數(shù)字系統(tǒng)是一個(gè)高頻高寬帶的系統(tǒng)。對(duì)于一塊組裝的PCB，無論是PCB本身，還是上面的封裝，其幾何結(jié)構(gòu)的共振頻率也基本落在這一范圍。不當(dāng)?shù)碾娫垂?yīng)系統(tǒng)（PDS）設(shè)計(jì)，將引起結(jié)構(gòu)共振，導(dǎo)致電源品質(zhì)的惡化，造成系統(tǒng)無法正常工作。

1 電源完整性

電源完整性的提出，正是源于不考慮由于電源的影響下基于布線和器件模型而進(jìn)行SI分析時(shí)所帶來的巨大誤差。電源完整性PI指的是電源波形的質(zhì)量[1]。

1.1 電源完整性PI與信號(hào)完整性SI的相互影響

從整個(gè)仿真領(lǐng)域來看，剛開始大家都把注意力放在信號(hào)完整性上，但是實(shí)際上電源完整性和信號(hào)完整性是相互影響相互制約的。電源、地平面在供電的同時(shí)也給信號(hào)線提供參考回路，直接決定回流路徑，從而影響信號(hào)的完整性；同樣信號(hào)完整性的不同處理方法也會(huì)給電源系統(tǒng)帶來不同的沖擊，進(jìn)而影響電源的完整性設(shè)計(jì)。所以對(duì)電源完整性和信號(hào)的完整性地融會(huì)貫通是很有益處的。設(shè)計(jì)工程師在掌握了信號(hào)完整性設(shè)計(jì)方法之后，充實(shí)電源完整性設(shè)計(jì)知識(shí)顯得很有必要。

1.2 電源完整性研究的內(nèi)容

對(duì)于高速數(shù)字電路和系統(tǒng)，PI的研究對(duì)象是電源分配網(wǎng)絡(luò)PDN （power distribution network）。圖1所示為不同位置的工作頻率及相應(yīng)頻率下的目標(biāo)阻抗，設(shè)計(jì)的電源分配網(wǎng)絡(luò)阻抗不能超過目標(biāo)阻抗[2]。

圖1 PDN的目標(biāo)阻抗Fig.1 PDN target impedance

電源完整性仿真的內(nèi)容很多，但主要有以下幾個(gè)方面：

（1）板級(jí)電源通道阻抗仿真分析，在充分利用平面電容的基礎(chǔ)上，通過仿真分析確定旁路電容的數(shù)量、種類、位置等，以確保板級(jí)電源通道阻抗?jié)M足器件穩(wěn)定工作要求；

（2）板級(jí)直流壓降仿真分析，確保板級(jí)電源通道滿足器件的壓降限制要求；

（3）板級(jí)諧振分析，避免板級(jí)諧振對(duì)電源質(zhì)量及EMI（electro magnetic interference）的致命影響等。

2 仿真工具介紹

ANSYS SIwave用于PCB單板和IC封裝，包括封裝與單板整合后形成的完整通道分析。幫助工程師進(jìn)行從DC到10 Gb/s以上的信號(hào)和電源完整性分析。從ECAD版圖中直接提取信號(hào)網(wǎng)絡(luò)和電源分布網(wǎng)絡(luò)的頻域電路模型。這些分析用于確認(rèn)信號(hào)和電源完整性問題，對(duì)于幫助設(shè)計(jì)者一次設(shè)計(jì)成功非常關(guān)鍵。

2.1 SIwave-DC

SIwave-DC產(chǎn)品的目標(biāo)是對(duì)低壓、大電流PCB和IC封裝進(jìn)行直流分析，從而評(píng)估關(guān)鍵的端到端電壓裕度，確保電力傳輸可靠。它允許對(duì)直流電壓降、直流電流和直流功率損耗進(jìn)行布局前和布局后的“假設(shè)”分析。該過程確保配電網(wǎng)絡(luò)（PDN）能夠向集成電路提供適當(dāng)?shù)墓β省獧z查PDN是否具有足夠的凸塊、焊球和引腳以及足夠多的敷銅，以將損耗降至最低。該技術(shù)可識(shí)別會(huì)導(dǎo)致熱點(diǎn)的過流區(qū)域，以減少現(xiàn)場(chǎng)故障的風(fēng)險(xiǎn)。您可以快速分析PCB或封裝上器件之間的路徑電阻（也稱為部分電阻），以便在選擇最佳的PDN拓?fù)溥M(jìn)行供電之前了解PDN差異。

2.2 SIwave-PI

SIwave-PI產(chǎn)品包括SIwave-DC，并增加了AC分析，以精確仿真電力傳輸網(wǎng)絡(luò)和PCB上的噪聲傳播。SIwave-PI是分析電源完整性分布挑戰(zhàn)、自動(dòng)優(yōu)化去耦電容選擇和布局的理想選擇——這些全部都在執(zhí)行精確的電壓降和功耗分析時(shí)進(jìn)行。

3 實(shí)例分析

本例就是采用ANSYS SIwave 2016作為仿真軟件使用。

3.1 產(chǎn)品設(shè)計(jì)中遇到的問題

VCCK的標(biāo)準(zhǔn)電壓應(yīng)當(dāng)是0.9 V～1.1 V，電流是2 A；故障現(xiàn)象是播放彩條信號(hào)和圖片時(shí)死機(jī)。

3.1.1 問題初步分析

播放圖片時(shí)死機(jī)，初步還以供電問題或時(shí)鐘故障；測(cè)量時(shí)鐘頻率正常，測(cè)量各個(gè)供電電壓正常，但VCCK的最大電流只有1.067A，遠(yuǎn)低于規(guī)格書的2 A的要求。

3.1.2 初步試驗(yàn)

調(diào)高VCCK的電壓，調(diào)到1.3 V，不再出現(xiàn)死機(jī)的問題。直接用銅線從VCCK的輸出連接到主芯片的VCCK，并調(diào)低電壓到1.1 V，未發(fā)生死機(jī)現(xiàn)象。

3.1.3 初步結(jié)論

通過以上試驗(yàn)，可以分析出，此故障是由于VCCK供電不足引起的故障；由于產(chǎn)品的原理圖是按照參考設(shè)計(jì)做的，而參考設(shè)計(jì)的產(chǎn)品未發(fā)現(xiàn)此問題，所以懷疑是PCB布線引起的問題。

3.2 通過仿真工具對(duì)產(chǎn)品設(shè)計(jì)的電壓和電流密度進(jìn)行分析

3.2.1 電壓分析

圖2和圖3所示為修改前0.9 V電壓走線圖，工作電壓分別為0.9 V和1.3 V。

圖2 修改前0.9 V電壓圖Fig.2 Pre modified 0.9 V voltage diagram

由圖2可以看出，電壓沒有明顯的下降；但是電壓的傳輸路徑太長(zhǎng)了，有沒有必要的繞行。

圖3 修改前1.3 V電壓圖Fig.3 Pre modified 1.3 V voltage diagram

由圖3可以看出，將VCCK由0.9 V調(diào)整為可以工作的1.3 V后，電壓沒有下降的跡象。

3.2.2 電流分析

電流分析如圖4所示，圖5為圖4細(xì)節(jié)展示。從圖4和圖5可以看出，電流的流通路徑比較長(zhǎng)，而且是多路的，有的地方還很窄，說明VCCK的走線的阻抗會(huì)比較大，電流達(dá)不到2 A的要求，而實(shí)際的測(cè)試結(jié)果是電流的最大值只有1.067 A。

3.2.3 改善方法

通過以上分析可以得出，改善VCCK的布線是解決問題的方法。增加走線的寬度，使之能夠傳輸2 A的電流。通過一些PCB設(shè)計(jì)助手工具可以算出2 A的電流PCB寬度大于24 mil（本例中使用proPCB計(jì)算，不再詳述）。

圖4 修改前1.3V電流圖Fig.4 Pre modified 1.3V current diagram

圖5 修改前1.3 V電流圖細(xì)節(jié)Fig.5 Detail of pre modified 1.3 V current diagram

3.2.4 更改后分析

更改后的走線如圖6和圖7所示。

圖6 更改后0.9 V電壓圖Fig.6 Voltage diagram of 0.9 V after modification

圖7 更改后0.9 V電流圖細(xì)節(jié)Fig.7 Detail of current diagram of 0.9 V after modification

從圖6可以看出，新的走線去掉了不必要的分支路線，增加了有效的走線寬度；圖七可以看出，電流密度明顯降低，在原先走線比較細(xì)的地方增加了走線寬度。

3.3 更改后實(shí)際測(cè)量結(jié)果

更改后的PCB實(shí)測(cè)VCCK的工作電壓工作在0.9 V～1.15 V，工作電流是1.829 A，基本能達(dá)到工作電流的要求（設(shè)計(jì)手冊(cè)要求2 A，實(shí)際測(cè)量會(huì)有偏差，由于設(shè)備原因不易捕捉到最大電流）。產(chǎn)品在實(shí)際使用和老化測(cè)試過程中未發(fā)生異?，F(xiàn)象。

4 結(jié)語

通過以上分析，可以看出仿真的可行性和必要性。在傳統(tǒng)的PCB設(shè)計(jì)之中加入PI、EMI和SI步驟，在電路設(shè)計(jì)過程中加入了布線前仿真和布線后仿真。前仿真是通過建立信號(hào)完整性原理圖來進(jìn)行的，所以這種仿真是一種“What-if”的仿真，也就是布線前的仿真，后仿真是導(dǎo)入PCB設(shè)計(jì)文件，提取疊層結(jié)構(gòu)與疊層物理參數(shù)，計(jì)算傳輸線特征阻抗，進(jìn)行信號(hào)完整性與電磁兼容測(cè)試的仿真[3]。有效的仿真可以及時(shí)分析和發(fā)現(xiàn)設(shè)計(jì)問題，減少制作PCB和樣板調(diào)試的次數(shù)，從而可以避免時(shí)間和金錢的耗費(fèi)，加快項(xiàng)目進(jìn)度。

[1] 房麗麗.ANSYS信號(hào)完整性分析與仿真實(shí)例[M].北京：中國水利出版社，2013.

[2] 劉肅，閻勝剛，王永.基于SIwave與ADS的高頻仿真[J].電子器件，2012，36（6）：894-898.

[3] 馮新宇，管殿柱.PADS Logic&Layout高速電路板設(shè)計(jì)與仿真[M].電子工業(yè)出版社，2014.