基于FPGA的多速率信號(hào)處理系統(tǒng)的設(shè)計(jì)

徐濤

（北京化工大學(xué) 信息科學(xué)與技術(shù)學(xué)院，北京100029）

基于FPGA的多速率信號(hào)處理系統(tǒng)的設(shè)計(jì)

徐濤

（北京化工大學(xué) 信息科學(xué)與技術(shù)學(xué)院，北京100029）

多速率信號(hào)處理系統(tǒng)是數(shù)字上變頻處理的核心技術(shù)之一。多速率信號(hào)處理技術(shù)在解決匹配信號(hào)數(shù)據(jù)速率和保持傳輸信號(hào)波形有著明顯優(yōu)勢(shì)。本文介紹一種利用基帶成形濾波器和多級(jí)半帶插值濾波器組成的多速率信號(hào)處理系統(tǒng)。 通過FPGA設(shè)計(jì)系統(tǒng)，利用modelsim仿真驗(yàn)證系統(tǒng)，得出結(jié)論，設(shè)計(jì)的多速率信號(hào)處理系統(tǒng)滿足信號(hào)速率匹配和保持傳輸信號(hào)波形的設(shè)計(jì)要求。

多速率信號(hào)處理；基帶成形濾波器；半帶濾波器；FPGA

多速率信號(hào)處理技術(shù)是上世紀(jì)70年代提出的，該技術(shù)是數(shù)字信號(hào)處理領(lǐng)域的重要研究方向，尤其是在軟件無線電的數(shù)字中頻處理中有著廣泛應(yīng)用[1-2]。往往在數(shù)字中頻處理模塊中，需要對(duì)系統(tǒng)的傳輸速率進(jìn)行改變，匹配基帶和射頻之間采樣速率的的不同。而多速率信號(hào)處理技術(shù)一般利用對(duì)信號(hào)的插值和抽取改變傳輸信號(hào)的采樣頻率，滿足傳輸系統(tǒng)對(duì)信號(hào)數(shù)據(jù)速率的要求[3]。

針對(duì)目前信號(hào)對(duì)于傳輸速率和帶寬的更高要求，F(xiàn)PGA的靈活可編程性和實(shí)時(shí)處理的特性，更加符合多速率信號(hào)處理的設(shè)計(jì)要求[4]。但在傳統(tǒng)的多速率信號(hào)處理技術(shù)一般使用高階插值濾波器實(shí)現(xiàn)，往往無法保證傳輸信號(hào)的良好頻帶波形和占用大量邏輯資源[5]。文中設(shè)計(jì)的多速率信號(hào)處理系統(tǒng)是由基帶成形濾波器和多級(jí)半帶濾波器組成，可以保證傳輸信號(hào)頻帶波形，降低濾波器階數(shù)，節(jié)省邏輯資源。

1 系統(tǒng)總體概述

多速率信號(hào)處理系統(tǒng)的組成框圖如圖1虛線部分所示。該系統(tǒng)由基帶成形濾波器和插值濾波器組成。基帶成形濾波器對(duì)基帶帶寬范圍進(jìn)行限制，使得基帶信號(hào)保持良好的頻譜帶寬特性，本設(shè)計(jì)采用升余弦FIR濾波器作為基帶成形濾波器[6]。根據(jù)系統(tǒng)采樣頻率的不同要求，設(shè)計(jì)插值濾波器適應(yīng)系統(tǒng)對(duì)采樣頻率的要求，利用多級(jí)插值濾波器來節(jié)省硬件資源消耗和加快計(jì)算速度。一級(jí)半帶插值濾波器可以使采樣頻率發(fā)生2倍變化，所以本系統(tǒng)采用多級(jí)半帶濾波器完成采樣頻率的2N的變化。通過DAC模塊將多級(jí)插值濾波器的輸出轉(zhuǎn)換為模擬量，提供給后續(xù)射頻模塊。

圖1 多速率信號(hào)處理系統(tǒng)框圖

2 系統(tǒng)設(shè)計(jì)

本系統(tǒng)以FIR濾波器為基本設(shè)計(jì)模型，根據(jù)各個(gè)濾波器所需要的采樣頻率、通帶截止頻率和阻帶起始頻率等參數(shù)，利用matlab的濾波器設(shè)計(jì)工具箱（FDAtool：Filter Design&Analysis TOOL）仿真得到符合系統(tǒng)要求的各個(gè)濾波器系數(shù)[7-8]。通過Xilinx公司的Vertex6的FPGA完成對(duì)多速率采樣系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)。其中基帶成形濾波器采用升余弦濾波器，是由FPGA內(nèi)部的移位寄存器和累加器實(shí)現(xiàn)。插值濾波器采用半帶插值濾波器，利用Xilinx公司提供的FIR編譯器的IP核實(shí)現(xiàn)。

2.1 基帶成形濾波器

在基帶信號(hào)傳輸過程當(dāng)中，由于頻譜范圍較大，為了使傳輸信號(hào)在限定帶寬范圍內(nèi)傳輸，所以需要對(duì)頻譜帶寬進(jìn)行限制?；鶐С尚螢V波器在解決這類問題時(shí)，有著明顯優(yōu)勢(shì)。

2.1.1基帶成形濾波器原理

直接對(duì)頻譜帶寬進(jìn)行限制，這種方法會(huì)加入碼間干擾和符號(hào)間干擾，增加誤碼率。利用理想的低通濾波器進(jìn)行抽樣，可以避免碼間干擾和符號(hào)間干擾。但在實(shí)際中無法實(shí)現(xiàn)理想低通濾波器，一般利用升余弦低通濾波器作為基帶成形濾波器對(duì)信號(hào)進(jìn)行成形濾波，以避免碼間干擾和符號(hào)間干擾，提高頻帶利用[9]。升余弦低通濾波器傳遞函數(shù)如公式1所示：

升余弦濾波器的沖激響應(yīng)如式（2）所示：

根據(jù)升余弦濾波器的傳遞函數(shù)可得，α值越小，頻帶的截止邊沿越陡峭，頻譜的有效利用越高[10]。升余弦濾波器的有效帶寬為：

式（3）中，RS為碼元速率，RS=1/T，T為周期時(shí)間。B為有效帶寬。由（3）可知，可以利用滾降因子和碼元速率設(shè)計(jì)濾波器的有效帶寬。濾波器阻帶衰減一般n階濾波器的阻帶衰減滿足公式（4）：

2.1.2 基帶成形濾波器實(shí)現(xiàn)

根據(jù)式（2）、（3）、（4），在MATLAB中利用基帶成形濾波器的傳遞函數(shù)、滾降因子和有效帶寬仿真得到濾波器系數(shù)，利用該系數(shù)在FPGA中實(shí)現(xiàn)設(shè)計(jì)的濾波器?；鶐С尚螢V波器在FPGA中的實(shí)現(xiàn)框圖如圖2所示。

圖2 基帶成形濾波器實(shí)現(xiàn)框圖

升余弦濾波器由雙端口RAM、移位寄存器和累加器組成[11]。根據(jù)FPGA的硬件資源特點(diǎn)，通過圖2虛線框中的雙端口RAM存儲(chǔ)輸入數(shù)據(jù)data，并通過讀寫地址的控制，使得數(shù)據(jù)可以按位移動(dòng)。為了節(jié)省FPGA中的邏輯單元，將移位寄存器設(shè)置為靜態(tài)數(shù)組存儲(chǔ)器，即進(jìn)入到升余弦濾波器的數(shù)據(jù)按照順序循環(huán)寫入。對(duì)進(jìn)行處理的數(shù)據(jù)，首先記錄當(dāng)前地址，然后寫入下一個(gè)存儲(chǔ)地址的數(shù)據(jù)，確保此時(shí)存儲(chǔ)器讀入的數(shù)據(jù)為最新寫入的數(shù)據(jù)。移位寄存器存儲(chǔ)濾波器系數(shù)，同時(shí)將升余弦濾波器的系數(shù)C設(shè)置為滑動(dòng)濾波系數(shù)，依次對(duì)數(shù)據(jù)進(jìn)行濾波處理。

2.2 半帶插值濾波器

半帶濾波器適合成二的冪次方倍內(nèi)插，而且計(jì)算效率高。一級(jí)半帶濾波器可以完成2倍內(nèi)插或者抽取，可以利用N級(jí)半帶濾器完成2N倍采樣頻率的變化，N為內(nèi)插因子。

2.2.1 半帶濾波器原理

半帶濾波器的頻率響應(yīng)應(yīng)當(dāng)符合如式（5）所示的關(guān)于FIR濾波器的關(guān)系[12]

式（5）中：ωA為通帶截止頻率；ωC為阻帶起始頻率；δP為通帶波紋；δS為阻帶衰減。由式（5）可知，半帶濾波器阻帶衰減和通帶截止寬度一樣，且通帶波紋和阻帶波紋也相等[13-14]。

半帶濾波器的時(shí)域沖激函數(shù)h（k）如式（5）所示：

根據(jù)式（6）可得，h（k）只有在k=0處，不為0；在其他點(diǎn)為偶數(shù)值的時(shí)域都為0。這樣利于半帶濾波器對(duì)數(shù)據(jù)進(jìn)行采樣處理，計(jì)算量可以節(jié)省一半[15]。

2.2.2 半帶插值濾波器設(shè)計(jì)

多級(jí)半帶插值濾波器在FPGA中的設(shè)計(jì)框圖如圖3所示，采用多級(jí)半帶插值濾波組級(jí)聯(lián)形式，每一級(jí)半帶插值濾波器都是由ISE軟件提供的FIR編譯器的IP核實(shí)現(xiàn)。第一級(jí)半帶插值濾波的輸出數(shù)據(jù)作為第二級(jí)半帶插值濾波器的輸入數(shù)據(jù)，以此類推。根據(jù)2.2.1中介紹，一級(jí)半帶插值濾波可以提高2倍的信號(hào)采樣頻率，利用多級(jí)半帶插值濾波實(shí)現(xiàn)對(duì)處理信號(hào)的數(shù)據(jù)速率的二的冪次方倍的提高。

圖3 多級(jí)半帶插值濾波器

圖4為FIR編譯器的IP核原理圖。根據(jù)每一級(jí)半帶插值濾波器調(diào)用相同的FIR編譯器的IP核，由于濾波器系數(shù)不同，則IP核的配置也不同。但每一級(jí)半帶插值濾波器的指示信號(hào)控制方式相同。在圖4中，CE和SCLR分別為使能和同步清除信號(hào)，利用這兩個(gè)信號(hào)共同控制系統(tǒng)的初始化。ND為新數(shù)據(jù)標(biāo)記信號(hào)，RFD為準(zhǔn)備好接收數(shù)據(jù)信號(hào)，這兩個(gè)信號(hào)共同為高電平時(shí)，數(shù)據(jù)才能輸入通過DIN端口進(jìn)入到濾波器。RDY為輸出數(shù)據(jù)準(zhǔn)備信號(hào)，當(dāng)RDY信號(hào)為高電平時(shí)，數(shù)據(jù)通過DOUT端口從濾波器輸出。

圖4 FIR編譯器IP核

3 實(shí)驗(yàn)結(jié)果與分析

根據(jù)上述的基于FPGA的多速率信號(hào)處理系統(tǒng)設(shè)計(jì)的介紹，本實(shí)驗(yàn)利用一組偽隨機(jī)信號(hào)作為基帶處理信號(hào)，完成基帶成形濾波器和插值濾波器的實(shí)驗(yàn)任務(wù)，驗(yàn)證本系統(tǒng)的設(shè)計(jì)性能。

本實(shí)驗(yàn)采用0、1隨機(jī)產(chǎn)生的偽隨機(jī)序列作為基帶處理信號(hào)，本系統(tǒng)設(shè)計(jì)的基帶碼元速率為500 kHz。對(duì)該偽隨機(jī)序列完成基帶成形，將偽隨機(jī)序列的采樣頻率進(jìn)行4倍插值，采樣頻率由原來的500 kHz，插值為2 000 kHz。

根據(jù)式（2）可得，基帶成形濾波器的滾降系數(shù)為0.23。根據(jù)公式（6）可得，阻帶衰減為60 dB，窗函數(shù)采樣凱撒窗，階數(shù)為20階。第一級(jí)半帶插值濾波器的采樣頻率為500 kHz，內(nèi)插因子為4，半帶濾波器的級(jí)聯(lián)數(shù)為2。根據(jù)式（6）可得，第一級(jí)和第二級(jí)半帶插值濾波器的阻帶衰減分別為40 dB和80 dB。窗函數(shù)采用凱撒窗，階數(shù)為33階。

本設(shè)計(jì)利用Xilinx公司的Vertex6為主芯片的FPGA實(shí)現(xiàn)多速率采樣系統(tǒng)，通過Modelsim SE 6.5仿真分析，圖5為多速率信號(hào)處理系統(tǒng)的仿真圖。其中clk為工作時(shí)鐘，頻率是2 000 kHz，send_01_data為發(fā)送的0和1偽隨機(jī)序列，baseband_shape_filter為基帶成形濾波器，first_hb_filter和second_hb_filter分別為兩級(jí)半帶插值濾波器。

由圖5可知，經(jīng)過基帶成形濾波器，對(duì)輸出波形進(jìn)行限制，使得各個(gè)濾波器的輸出波形保持波形不變。系統(tǒng)時(shí)鐘clk為2 000 kHz，基帶成形濾波器不會(huì)改變采樣頻率，其輸出采樣頻率依然為500 kHz。而經(jīng)過一級(jí)半帶插值濾波器采樣頻率為輸入采樣頻率的兩倍，兩級(jí)半帶濾波器的輸出采樣頻率分別為1 000 kHz、2 000 kHz。根據(jù)實(shí)驗(yàn)可知，本測(cè)試結(jié)果符合實(shí)驗(yàn)要求，證明設(shè)計(jì)的多速率信號(hào)處理系統(tǒng)的正確性。

圖5 多速率信號(hào)處理系統(tǒng)仿真圖

4 結(jié)束語

文中針對(duì)多速率信號(hào)處理技術(shù)提出了一種設(shè)計(jì)與實(shí)現(xiàn)方法，采用matlab的FDAtool工具箱仿真得到濾波器系數(shù)，再利用 Xilinx公司的 Vertex6的FPGA設(shè)計(jì)開發(fā)系統(tǒng)。經(jīng)過實(shí)驗(yàn)分析，基帶成形濾波器使得基帶信號(hào)具有更為良好的信號(hào)波形，其輸出通過多級(jí)半帶插值濾波器完成對(duì)基帶信號(hào)的采樣頻率冪次方的改變，提高系統(tǒng)傳輸數(shù)據(jù)速率。本文提出的多速率信號(hào)處理系統(tǒng)滿足保持傳輸信號(hào)良好波形和匹配模塊數(shù)據(jù)速率的設(shè)計(jì)要求。

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Design of multi-rate signal processing system based on FPGA

XU Tao
（College of Information Science and Technology，Beijing University of Chemical Technology，Beijing 100029，China）

Multi-rate signal processing system is one of the core technology of digital up conversion processing.Multi-rate signal processing techniques in solving the match signal data rate and maintaining the transmission signal waveform has obvious advantages.This paper describes a multi-rate signal processing system which uses baseband shaping filter and multi-level half-band interpolation filter.By FPGA design system，using modelsim simulation system，concluded that，multi-rate signal processing satisfies systems signaling rate matching and maintain the transmission signal waveform.

multi-rate signal processing；baseband shaping filter；half-band filter；FPGA

TN713

A

1674－6236（2017）10-0170-04

2016-04-17稿件編號(hào)：201604175

徐 濤（1990—），男，寧夏銀川人，碩士研究生。研究方向：移動(dòng)通信技術(shù)，信號(hào)處理。