容忍單粒子多節(jié)點(diǎn)翻轉(zhuǎn)的三?；ユi加固鎖存器

黃正峰，倪 濤，歐陽一鳴，梁華國

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容忍單粒子多節(jié)點(diǎn)翻轉(zhuǎn)的三模互鎖加固鎖存器

黃正峰1，倪 濤1，歐陽一鳴2，梁華國1

(1. 合肥工業(yè)大學(xué)電子科學(xué)與應(yīng)用物理學(xué)院 合肥 230009；2. 合肥工業(yè)大學(xué)計(jì)算機(jī)與信息學(xué)院 合肥 230009)

為了能夠容忍單粒子多節(jié)點(diǎn)翻轉(zhuǎn)，提出了一種新穎的三?；ユi加固鎖存器。該鎖存器使用具有過濾功能的代碼字狀態(tài)保存單元(CWSP)構(gòu)成三模互鎖結(jié)構(gòu)，并在鎖存器末端使用CWSP單元實(shí)現(xiàn)對(duì)單粒子多節(jié)點(diǎn)翻轉(zhuǎn)的容錯(cuò)。HSPICE仿真結(jié)果表明，相比于三模冗余(TMR)鎖存器，該鎖存器功耗延遲積(PDP)下降了58.93%；相比于容忍多節(jié)點(diǎn)翻轉(zhuǎn)的DNCS-SEU鎖存器，該鎖存器的功耗延遲積下降了41.56%。同時(shí)該鎖存器具有較低的工藝偏差敏感性。

加固鎖存器; 多節(jié)點(diǎn)翻轉(zhuǎn); 軟錯(cuò)誤; 三?；ユi

隨著集成電路進(jìn)入納米時(shí)代，電路的可靠性問題越來越嚴(yán)重。目前，軟錯(cuò)誤已經(jīng)成為影響集成電路可靠性的主要問題，其中由高能粒子誘發(fā)的單粒子翻轉(zhuǎn)(single event upset, SEU)是存儲(chǔ)元件中軟錯(cuò)誤的主要來源[1-2]。因此在納米工藝下，SEU的加固設(shè)計(jì)對(duì)于提高電路的可靠性具有重要的意義。

由于集成電路特征尺寸的不斷縮減，電源電壓的不斷下降，電路節(jié)點(diǎn)的關(guān)鍵電荷不斷減少。相關(guān)研究表明，隨著集成電路的特征尺寸進(jìn)入90 nm后，電荷共享導(dǎo)致的多節(jié)點(diǎn)翻轉(zhuǎn)已經(jīng)成為一個(gè)問題[3]。電荷共享是單個(gè)高能粒子轟擊硅材料，產(chǎn)生的電荷被多個(gè)敏感節(jié)點(diǎn)收集的一種輻射效應(yīng)。國內(nèi)外學(xué)者對(duì)電荷共享和多節(jié)點(diǎn)翻轉(zhuǎn)進(jìn)行了大量的研究，文獻(xiàn)[4]對(duì)SEU加固單元的多節(jié)點(diǎn)翻轉(zhuǎn)進(jìn)行了3D器件模擬研究。文獻(xiàn)[5]研究了電荷共享對(duì)于軟錯(cuò)誤率的影響。文獻(xiàn)[6]指出單粒子多節(jié)點(diǎn)翻轉(zhuǎn)所誘發(fā)的軟錯(cuò)誤愈發(fā)嚴(yán)重。單粒子多節(jié)點(diǎn)翻轉(zhuǎn)給加固鎖存器設(shè)計(jì)提出了更高的要求。目前大多數(shù)SEU加固鎖存器設(shè)計(jì)[7-10]都是針對(duì)單粒子單節(jié)點(diǎn)翻轉(zhuǎn)的防護(hù)，沒有防護(hù)單粒子多節(jié)點(diǎn)翻轉(zhuǎn)的能力。單粒子多節(jié)點(diǎn)翻轉(zhuǎn)已經(jīng)成為納米工藝下抗輻照芯片的主要挑戰(zhàn)。

針對(duì)單粒子多節(jié)點(diǎn)翻轉(zhuǎn)問題，文獻(xiàn)[11]提出了基于版圖的加固技術(shù)。該技術(shù)通過在版圖上采取分離敏感節(jié)點(diǎn)等方法，以降低電荷共享導(dǎo)致的多節(jié)點(diǎn)翻轉(zhuǎn)的概率。但是該技術(shù)的加固性能有限，同時(shí)也很難有效地應(yīng)用于大規(guī)模集成電路的自動(dòng)化設(shè)計(jì)。區(qū)別于版圖加固技術(shù)，文獻(xiàn)[12]提出了一種基于DICE[7]單元的SRAM結(jié)構(gòu)。文獻(xiàn)[13]提出了一種將DICE單元與級(jí)連電壓開關(guān)邏輯 (cascode voltage switch logic, CVSL)邏輯門相結(jié)合的鎖存器設(shè)計(jì)，但是該鎖存器的面積和功耗開銷非常大，在實(shí)際應(yīng)用中價(jià)值不大。文獻(xiàn)[14]提出一種基于DICE單元和隔離思想的鎖存器設(shè)計(jì)，但是該鎖存器只能對(duì)部分單粒子多節(jié)點(diǎn)翻轉(zhuǎn)實(shí)現(xiàn)容錯(cuò)。

本文針對(duì)單粒子多節(jié)點(diǎn)翻轉(zhuǎn)問題，以及現(xiàn)有方案的一些不足，提出了一種新穎的加固鎖存器設(shè)計(jì)。該鎖存器使用代碼字狀態(tài)保存單元(code word state preserving, CWSP)[15]構(gòu)成三?；ユi結(jié)構(gòu)，并在鎖存器末端使用一個(gè)CWSP單元實(shí)現(xiàn)對(duì)單粒子多節(jié)點(diǎn)翻轉(zhuǎn)的容錯(cuò)。該鎖存器不僅具有單粒子單節(jié)點(diǎn)翻轉(zhuǎn)的容錯(cuò)能力，而且具有單粒子多節(jié)點(diǎn)翻轉(zhuǎn)的容錯(cuò)能力。使用HSPICE工具對(duì)該鎖存器進(jìn)行了廣泛的SEU故障注入實(shí)驗(yàn)，實(shí)驗(yàn)結(jié)果表明，該鎖存器能夠很好地容忍單粒子多節(jié)點(diǎn)翻轉(zhuǎn)。

1 現(xiàn)有的加固鎖存器設(shè)計(jì)

1.1 CWSP單元

目前，CWSP單元廣泛的應(yīng)用于加固鎖存器設(shè)計(jì)。CWSP單元通過對(duì)邏輯門的輸入進(jìn)行復(fù)制，以實(shí)現(xiàn)對(duì)瞬態(tài)脈沖的過濾。圖1所示為反相器的兩種CWSP單元及其對(duì)應(yīng)的真值表。由圖1中的真值表可知，當(dāng)CWSP單元的輸入相同時(shí)，其實(shí)現(xiàn)的是反相器的功能；當(dāng)CWSP單元的輸入不同，其輸出狀態(tài)保持不變，實(shí)現(xiàn)對(duì)瞬態(tài)脈沖的過濾。

1.2 TMR鎖存器

圖2所示為三模冗余(triple modular redundancy, TMR)鎖存器的電路結(jié)構(gòu)。該鎖存器由3個(gè)同構(gòu)的靜態(tài)鎖存器和1個(gè)表決器電路組成。粒子轟擊誘發(fā)的單粒子翻轉(zhuǎn)，會(huì)被表決器電路屏蔽。如果單粒子多節(jié)點(diǎn)翻轉(zhuǎn)導(dǎo)致其中兩個(gè)靜態(tài)鎖存器的存儲(chǔ)狀態(tài)同時(shí)發(fā)生改變，則表決器電路無法屏蔽錯(cuò)誤。由于使用了三模冗余和表決器電路，該鎖存器的面積開銷和功耗開銷非常大。

1.3 FERST鎖存器

文獻(xiàn)[8]提出了FERST鎖存器，鎖存器的電路結(jié)構(gòu)如圖3所示。該鎖存器使用3個(gè)CWSP單元來實(shí)現(xiàn)SEU的容錯(cuò)。單粒子翻轉(zhuǎn)會(huì)導(dǎo)致CWSP單元的兩個(gè)輸入不同，輸出節(jié)點(diǎn)的邏輯狀態(tài)會(huì)保持不變，錯(cuò)誤被屏蔽。如果4個(gè)節(jié)點(diǎn)對(duì)(1、2)，(3、4)，(1、4)，(2、3)中的任何一個(gè)節(jié)點(diǎn)對(duì)翻轉(zhuǎn)，該鎖存器都無法屏蔽錯(cuò)誤。

1.4 DNCS-SEU鎖存器

文獻(xiàn)[16]提出了DNCS-SEU鎖存器，鎖存器的電路結(jié)構(gòu)如圖4所示。該鎖存器由兩個(gè)DICE單元和一個(gè)CWSP單元構(gòu)成。該結(jié)構(gòu)利用DICE單元對(duì)單粒子翻轉(zhuǎn)的自恢復(fù)能力和CWSP單元的過濾功能，實(shí)現(xiàn)對(duì)單粒子多節(jié)點(diǎn)翻轉(zhuǎn)的容錯(cuò)。由于DICE單元的自恢復(fù)需要一定的時(shí)間，所以在部分單粒子多節(jié)點(diǎn)翻轉(zhuǎn)的情況下，該鎖存器的輸出會(huì)出現(xiàn)一個(gè)短暫的錯(cuò)誤脈沖。同時(shí)由于該鎖存器使用了兩個(gè)DICE單元，其功耗開銷很大。

2 本文研制的單粒子多節(jié)點(diǎn)翻轉(zhuǎn)容錯(cuò)鎖存器

2.1 電路結(jié)構(gòu)和工作原理

針對(duì)單粒子多節(jié)點(diǎn)翻轉(zhuǎn)問題，本文提出了一種新穎的加固鎖存器設(shè)計(jì)。鎖存器的電路結(jié)構(gòu)如圖5所示。其中D為輸入信號(hào)，out為輸出信號(hào)，CLK和CLKB為系統(tǒng)時(shí)鐘。該結(jié)構(gòu)包括3個(gè)傳輸門(TG1、TG2、TG3)，3個(gè)弱反相器(1、2、3)，4個(gè)CWSP單元(CE1、CE2、CE3、CE4)。

當(dāng)CLK=1、CLKB=0，鎖存器處于透明期，傳輸門TG1、TG2、TG3全部打開，輸入信號(hào)D通過單元CE1、CE2、CE3、CE4到達(dá)輸出端。當(dāng)CLK=0、CLKB=1，鎖存器進(jìn)入鎖存期，傳輸門TG1、TG2、TG3全部關(guān)閉，由CWSP單元和弱反相器構(gòu)成的反饋環(huán)用于保持電路的邏輯狀態(tài)。

該鎖存器使用具有過濾功能的CWSP單元構(gòu)成三?；ユi結(jié)構(gòu)，并在鎖存器末端使用CWSP單元實(shí)現(xiàn)對(duì)單粒子多節(jié)點(diǎn)翻轉(zhuǎn)的容錯(cuò)。鎖存器中對(duì)SEU敏感的節(jié)點(diǎn)有1、2、3、1、2、3以及out。根據(jù)這些敏感節(jié)點(diǎn)位置的不同，可以將它們分為3類：1) 即第一類節(jié)點(diǎn)a，包括1、2、3；2) 第二類節(jié)點(diǎn)b包括1、2、3；3) 第三類節(jié)點(diǎn)out。下面對(duì)具體的瞬態(tài)故障進(jìn)行分析：

1) 單粒子單節(jié)點(diǎn)翻轉(zhuǎn)

如果單粒子翻轉(zhuǎn)發(fā)生在節(jié)點(diǎn)a上，由于CE1、CE2、CE3的過濾功能，節(jié)點(diǎn)b的邏輯值保持不變，從而輸出out保持不變。如果單粒子翻轉(zhuǎn)發(fā)生在節(jié)點(diǎn)b上，由于CE4的過濾功能，輸出out保持不變。如果單粒子翻轉(zhuǎn)發(fā)生在輸出節(jié)點(diǎn)out上，CE4會(huì)很快恢復(fù)輸出節(jié)點(diǎn)out到正確的邏輯狀態(tài)。由上述分析可知，該鎖存器對(duì)單粒子單節(jié)點(diǎn)翻轉(zhuǎn)完全容錯(cuò)。

2) 單粒子多節(jié)點(diǎn)翻轉(zhuǎn)

該鎖存器所有的雙節(jié)點(diǎn)翻轉(zhuǎn)，可以分為下面的3種情形：1) 在節(jié)點(diǎn)a或者b上發(fā)生雙節(jié)點(diǎn)翻轉(zhuǎn)，由于CE1、CE2、CE3、CE4的過濾功能，輸出out的邏輯值保持不變。2) 在節(jié)點(diǎn)a和out上發(fā)生雙節(jié)點(diǎn)翻轉(zhuǎn)，由于CE1、CE2、CE3的過濾功能，節(jié)點(diǎn)b的邏輯值不變，輸出out很快會(huì)恢復(fù)到正確的邏輯狀態(tài)。3) 在節(jié)點(diǎn)b和out上發(fā)生雙節(jié)點(diǎn)翻轉(zhuǎn)，由于此時(shí)CE4進(jìn)入高阻態(tài)，不能恢復(fù)輸出out到正確的邏輯狀態(tài)，輸出出錯(cuò)。

由上述分析可知，對(duì)于所有雙節(jié)點(diǎn)翻轉(zhuǎn)的情形，該鎖存器只有在b和out節(jié)點(diǎn)同時(shí)發(fā)生翻轉(zhuǎn)的情況下才會(huì)出錯(cuò)。但是由電荷共享導(dǎo)致的節(jié)點(diǎn)b和out同時(shí)翻轉(zhuǎn)的概率是極低的，可以忽略不計(jì)。因?yàn)楣?jié)點(diǎn)b和out的邏輯狀態(tài)是相反的，如果兩個(gè)節(jié)點(diǎn)的狀態(tài)同時(shí)翻轉(zhuǎn)，則入射粒子要同時(shí)影響PMOS管和NMOS管。目前集成電路中使用的主要是雙阱工藝，PMOS管和NMOS管制作在不同的阱中。文獻(xiàn)[17]指出基于電荷共享誘發(fā)的多節(jié)點(diǎn)瞬態(tài)脈沖，發(fā)生在不同阱中的概率是極低的，可以忽略不計(jì)。故該鎖存器具有很好的單粒子多節(jié)點(diǎn)翻轉(zhuǎn)容錯(cuò)能力。

2.2 SEU故障注入實(shí)驗(yàn)

為了驗(yàn)證提出鎖存器的SEU容錯(cuò)能力，在預(yù)測工藝模型(predictive technology model, PTM) 45 nm模型下，使用HSPICE仿真工具進(jìn)行了廣泛的SEU故障注入實(shí)驗(yàn)。仿真中使用雙指數(shù)電流源模型模擬粒子轟擊所產(chǎn)生的瞬態(tài)脈沖，注入的電荷量設(shè)置為150 fc。

考慮實(shí)驗(yàn)的完備性，對(duì)存儲(chǔ)邏輯“0”和邏輯“1”的情形都進(jìn)行了廣泛的故障注入。仿真結(jié)果如圖6所示。仿真結(jié)果表明，該鎖存器可以很好地容忍單粒子多節(jié)點(diǎn)翻轉(zhuǎn)。

3 鎖存器性能評(píng)估

為了評(píng)估研制的鎖存器的性能，本文比較了TMR鎖存器、FERST鎖存器、HRPU[18]鎖存器、DNCS-SEU鎖存器以及該鎖存器的SEU容錯(cuò)能力；比較了上述各鎖存器的面積、延遲、功耗開銷。由于集成電路特征尺寸的縮減，工藝偏差對(duì)于電路的影響也越來越嚴(yán)重[19]。為了評(píng)估鎖存器對(duì)工藝偏差的敏感性，本文對(duì)上述各鎖存器進(jìn)行了工藝偏差分析。

3.1 SEU容錯(cuò)能力比較

根據(jù)前文分析，各鎖存器的SEU容錯(cuò)能力如表1所示。由表1可得，本文的加固鎖存器具有單粒子單節(jié)點(diǎn)翻轉(zhuǎn)和單粒子多節(jié)點(diǎn)翻轉(zhuǎn)的容錯(cuò)能力。

表1 鎖存器的SEU容錯(cuò)能力比較

3.2 開銷比較

使用HSPICE仿真工具比較了各鎖存器的延遲和功耗開銷，并計(jì)算了功耗延遲積(power delay product, PDP)。仿真中使用PTM 45 nm模型，電源電壓為1 V，系統(tǒng)時(shí)鐘為500 MHz，溫度為30℃。各鎖存器的開銷如表2所示。計(jì)算了本文的鎖存器相比于其他鎖存器的開銷變化，則有：

△=(本文的鎖存器-其他鎖存器)/其他鎖存器 (1)

表2 鎖存器的開銷

結(jié)果如表3所示。為了更好地比較兩種容忍單粒子多節(jié)點(diǎn)翻轉(zhuǎn)的鎖存器的開銷，依次在PTM 45、32、22 nm工藝下比較了兩種鎖存器的PDP，結(jié)果如圖7所示。由圖7可知，相比于DNCS-SEU鎖存器，本文的鎖存器PDP有大幅的下降。

表3 本文的鎖存器相比于其他鎖存器的開銷變化

3.3 工藝偏差分析

對(duì)于器件，最主要的擾動(dòng)是溝道長度和閾值電壓。在HSPICE工具中運(yùn)用蒙特卡羅分析來評(píng)估溝道長度和閾值電壓變化對(duì)于電路性能的影響。設(shè)定溝道長度、閾值電壓的變化都服從高斯分布，并設(shè)定最大的偏差為10%。仿真中使用PTM 45 nm模型，電源電壓為1 V，系統(tǒng)時(shí)鐘為500 MHz，溫度為30℃。圖8所示為10 000次蒙特卡羅分析的實(shí)驗(yàn)結(jié)果。

由上述實(shí)驗(yàn)結(jié)果可得，相比于TMR鎖存器和DNCS-SEU鎖存器，本文的鎖存器受工藝偏差的影響更?。慌cFERST鎖存器相比，兩者受工藝偏差的影響相當(dāng)。所以在上述比較的各鎖存器中，本文的鎖存器對(duì)工藝偏差具有較低的敏感性。

4 結(jié)束語

本文針對(duì)單粒子多節(jié)點(diǎn)翻轉(zhuǎn)問題，研制了一種加固鎖存器設(shè)計(jì)。該鎖存器不僅可以容忍單粒子單節(jié)點(diǎn)翻轉(zhuǎn)，還可以容忍單粒子多節(jié)點(diǎn)翻轉(zhuǎn)。HSPICE仿真結(jié)果表明，相比于僅能容忍單粒子單節(jié)點(diǎn)翻轉(zhuǎn)的FERST鎖存器，該鎖存器只增加了有限的面積、延遲和功耗；相比于TMR鎖存器，該鎖存器PDP下降了58.93%；相比于能夠容忍單粒子多節(jié)點(diǎn)翻轉(zhuǎn)的DNCS-SEU鎖存器，該鎖存器 PDP下降了41.56%。同時(shí)該鎖存器具有較低的工藝偏差敏感性。

參 考 文 獻(xiàn)

[1] BAUMANN R C. Radiation-induced soft errors in advanced semiconductor technologies[J]. IEEE Transactions on Device and Materials Reliability, 2005, 5(3): 305-316.

[2] PETERSEN E, KOGA R, SHOGA M A, et al. The single event revolution[J]. IEEE Transactions on Nuclear Science, 2013, 60(3): 1824-1835.

[3] ZHU X W, DENG X W, BAUMANN R, et al. A quantitative assessment of charge collection efficiency of N+ and P+ diffusion areas in terrestrial neutron environment[J]. IEEE Transactions on Nuclear Science, 2007, 54(6): 2156-2161.

[4] 劉必慰，郝躍，陳書明. SEU加固存儲(chǔ)單元中的多節(jié)點(diǎn)翻轉(zhuǎn)[J]. 半導(dǎo)體學(xué)報(bào)，2008, 29(2): 244-250.

LIU Bi-Wei, HAO Yao, CHEN Shu-min. Multiple node upset in SEU hardened storage cells[J]. Journal of Semiconductors, 2008, 29(2): 244-250.

[5] BLACK J D, DODD P E, WARREN K M. Physics of multiple-node charge collection and impacts on single-event characterization and soft error rate prediction[J]. IEEE Transactions on Nuclear Science, 2013, 60(3): 1836-1851.

[6] BLACK J D, BALL D R, ROBINSON W H, et al. Characterizing SRAM single event upset in terms of single and double node charge collection[J]. IEEE Transactions on Nuclear Science, 2008, 55(6): 2943-2947.

[7] CALIN T, NICOLAIDIS M, VELAZCO R. Upset hardened memory design for submicron CMOS technology[J]. IEEE Transactions on Nuclear Science, 1996, 43(6): 2874-2878.

[8] FAZELI M, PATOOGHY A, MIREMADI S G, et al. Feedback redundancy: a power efficient SEU-tolerant latch design for deep sub-micron technologies[C]//37th Annual IEEE/IFIP International Conference on Dependable Systems and Networks. Edinburgh, UK: IEEE, 2007: 276-285.

[9] NAN H Q, CHOI K. High performance, low cost, and robust soft error tolerant latch designs for nanoscale CMOS technology[J]. IEEE Transactions on Circuits and Systems, 2012, 59(7): 1445-1457.

[10] RAJAEI R, TABANDEH M, RASHIDIAN B. Single event upset immune latch circuit design using C-element[C]// 2011 IEEE 9th International Conference on ASIC. [S.l]: IEEE, 2011: 252-255.

[11] ZHANG C Y, WANG Z S. A novel reliable SEU hardened latch to mitigate multi-node charge collecrion[C]//IET Internation Conference on Information Science and Control Engineering. Shenzhen, China: IET, 2012: 1-4.

[12] ALESSIO M D, OTTAVI M, LOMBARDI F. Design of a nanometric CMOS memory cell for hardening to a single event with a multiple-node upset[J]. IEEE Transactions on Device and Materials Reliability, 2014, 14(1): 127-132.

[13] CASEY M C, BHUVA B L, BLACK J D, et al. Single-event tolerant latch using cascode-voltage switch gates[J]. IEEE Transactions on Nuclear Science, 2006, 53(6): 3386-3391.

[14] WEY I C, YANG Y S, WU B C, et al. A low power-delay-product and robust Isolated-DICE based SEU-tolerant latch circuit design[J]. Microelectronics Journal, 2014(45): 1-13.

[15] NICOLAIDIS M. Time redundancy based soft-error tolerance to rescue nanometer technologies[C]//17thIEEE VLSI Test Symposium. Dana Point, CA, USA: IEEE, 1999: 86-94.

[16] KATSAROU K, TSIATOUHAS Y. Double node charge sharing SEU tolerant latch design[C]//IEEE 20th Internation On-Line Testing Symposium (IOLTS). Platja d'Aro, Girona : IEEE, 2014: 122-127.

[17] LIU B W, CHEN S M, LIANG B, et al. Temperature dependncy of charge sharing and MBU sensitivity in 130 nm CMOS technology[J]. IEEE Transactions on Nuclear Science, 2009, 56(4): 2473-2479.

[18] RAJAEI R, TABANDEH M, FAZELI M. Single event multiple upset (SEMU) tolerant latch designs in presence of process and temperature variations[J]. Journal of Circuits, Systems and Computers, 2015, 24(01): 1550007.

[19] NAN H Q, CHOI K. Novel radiation hardened latch design considering process, voltage and temperature variations for nanoscale CMOS technology[J]. Microelectronics Reliability, 2011(51): 2086-2092.

編 輯 黃 莘

A Single Event Multiple Upset Tolerant Hardening Latch with Triple Interlock

HUANG Zheng-feng1, NI Tao1, OUYANG Yi-ming2, and LIANG Hua-guo1

(1. School of Electronic Science & Applied Physics, Hefei University of Technology Hefei 230009; 2. School of Computer and Information, Hefei University of Technology Hefei 230009)

In nanometer process, a single event induced multiple upset cannot be ignored. A novel triple interlock hardening latch is proposed for tolerating single event multiple upset. The proposed latch employs code word state preserving (CWSP) cell which has the filtering function to compose triple interlock. At the end of latch, the CWSP cell is also exploited to tolerate single event multiple upset. The simulation results of HSPICE suggest that compared to triple modular redundancy (TMR) latch and DNCS-SEU latch, thepower delay product of the proposed latch is reduced by 58.93% and 41.56% respectively. Meanwhile, the proposed latch has less sensitiveness to process variations.

hardening latch; multiple node upset; soft error; triple interlock

TN47

A

10.3969/j.issn.1001-0548.2016.05.007

2015-02-11；

2016-03-16

國家自然科學(xué)基金(61574052, 61106038, 61274036, 61474036)；安徽省高校自然科學(xué)研究重大項(xiàng)目(KJ2014ZD12)；安徽省自然科學(xué)基金(1608085MF149)

黃正峰(1978-)，男，博士，副教授，主要從事方向嵌入式系統(tǒng)綜合與測試、數(shù)字集成電路的硬件容錯(cuò)、星載SoC芯片的抗輻射加固等方面的研究.