用于GSM接收機(jī)的可編程分頻器設(shè)計(jì)

陳勖， 房麗娜， 何春舅

（1. 深圳信息職業(yè)技術(shù)學(xué)院軟件學(xué)院，廣東 深圳 518172； 2. 北京大學(xué)深圳研究生院信息工程學(xué)院，廣東 深圳 518055）

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用于GSM接收機(jī)的可編程分頻器設(shè)計(jì)

陳勖1， 房麗娜1， 何春舅2

（1. 深圳信息職業(yè)技術(shù)學(xué)院軟件學(xué)院，廣東 深圳 518172； 2. 北京大學(xué)深圳研究生院信息工程學(xué)院，廣東 深圳 518055）

摘 要：可編程分頻器是鎖相環(huán)頻率合成器中常見的電路之一。本文介紹了一種應(yīng)用于GSM接收機(jī)頻率合成器中的可編程分頻器。整個(gè)電路由基于改進(jìn)的單真相結(jié)構(gòu)實(shí)現(xiàn)的4/5雙模預(yù)分頻電路和基于靜態(tài)邏輯單元實(shí)現(xiàn)的可編程低速分頻器組成，有效地降低了電路功耗，同時(shí)采用Σ-Δ調(diào)制技術(shù)來消除小數(shù)雜散。電路設(shè)計(jì)采用TSMC 0.18μmCMOS工藝實(shí)現(xiàn)。仿真結(jié)果表明電路可在GHz頻率下正常工作，具有相位噪聲低、功耗小等特點(diǎn)。在輸入頻率分別為800MHz和1GHz時(shí)，頻偏10kHz處的相位噪聲為-158.057dBc/Hz和-156.082dBc/Hz。電路整體消耗電流僅為1.5mA。

關(guān)鍵詞：接收機(jī)，電荷泵鎖相環(huán)，分頻器

引言

現(xiàn)代社會(huì)中，各種無線通訊制式與人們的生活息息相關(guān)，人們也越來越依賴和享受移動(dòng)網(wǎng)絡(luò)和移動(dòng)終端所帶來的各種便利。但是對(duì)于便攜式移動(dòng)設(shè)備設(shè)計(jì)而言，高質(zhì)量的產(chǎn)品離不開高穩(wěn)定度的信號(hào)源。頻率合成技術(shù)是目前用于產(chǎn)生高性能信號(hào)源的主流技術(shù)。頻率合成器雖然只占到射頻前端很小的部分，但是它的性能指標(biāo)對(duì)于無線通信收發(fā)信機(jī)的選擇性、靈敏度、信噪比、數(shù)據(jù)速率等關(guān)鍵指標(biāo)有極大的影響［1-2］。

分頻器是實(shí)現(xiàn)頻率合成功能的重要模塊，它的性能好壞對(duì)整個(gè)頻率合成器有直接影響。分頻器工作所消耗的功率占到了整個(gè)頻率合成器功耗的很大部分，而且分頻器的工作速度也極大地限制了頻率合成器的工作速度。因此如何選擇分頻器結(jié)構(gòu)以滿足頻率合成器的最高工作頻率，是合成器在高頻低功耗的條件下產(chǎn)生高精度信號(hào)的關(guān)鍵［2-3］。

GSM通訊系統(tǒng)相鄰兩個(gè)信道之間的間隔為200kHz［4］，而整個(gè)收發(fā)信機(jī)選用的外部參考時(shí)鐘頻率為26MHz，為了完成信道間的正常切換，采用小數(shù)分頻的頻率綜合器是不錯(cuò)的選擇。

因此本文的目的就是為整個(gè)GSM系統(tǒng)射頻收發(fā)信機(jī)的鎖相環(huán)頻率綜合器設(shè)計(jì)一款實(shí)用的小數(shù)分頻器，并采用Σ-Δ調(diào)制技術(shù)來消除小數(shù)雜散達(dá)到精確分頻的目的。

1　設(shè)計(jì)原理

分頻器的分頻比可以是整數(shù)也可以是小數(shù)。對(duì)于整數(shù)頻率合成器而言，輸出頻率為參考時(shí)鐘的整數(shù)倍，輸出頻率的信道間隔等于參考頻率。如果想要獲得比較高的頻率分辨率，就必須降低參考頻率。這樣，環(huán)路帶寬會(huì)變小，環(huán)路的建立時(shí)間會(huì)延長。同時(shí)參考雜散也會(huì)出現(xiàn)在較低的偏移頻率處。可見整數(shù)分頻器的參考頻率、環(huán)路穩(wěn)定時(shí)間與分辨率三者之間存在相互制約的關(guān)系，而小數(shù)分頻頻率合成器在滿足一定頻率分辨率的條件下，可以選取更大的參考信號(hào)頻率，這樣既減少了環(huán)路鎖定時(shí)間，環(huán)路帶寬也相應(yīng)變寬，同時(shí)又降低了對(duì)帶內(nèi)噪聲的貢獻(xiàn)。而且小數(shù)分頻頻率合成器的最小輸出頻率間隔是可以小于輸入的參考頻率的，更有利于信號(hào)在不同頻道間的切換。但是小數(shù)分頻會(huì)導(dǎo)致輸出頻譜中產(chǎn)生小數(shù)雜散影響到合成器的性能［2，5］。目前解決小數(shù)雜散問題的方法主要采用Σ-Δ調(diào)制方法，如圖1所示。它可以將噪聲從帶內(nèi)整形到帶外的高頻段后再通過頻率合成器自身的閉環(huán)低通特性將其中的噪聲濾除。另外，使用Σ-Δ調(diào)制器來控制分頻比，它會(huì)產(chǎn)生一個(gè)仿隨機(jī)比特序列去影響分頻器瞬時(shí)的分頻比，使分頻器的結(jié)果為所需要的小數(shù)分頻比。隨著Σ-Δ調(diào)制器的輸出不同，分頻器的分頻比也會(huì)動(dòng)態(tài)變化［2，6］。

因此，本文將設(shè)計(jì)采用Σ-Δ調(diào)制的小數(shù)分頻器。接下來首要任務(wù)是要分析頻率綜合器的工作頻率范圍。按照3GPP通信協(xié)議標(biāo)準(zhǔn)，GSM通信系統(tǒng)可以工作在四種模式下，即GSM850、E-GSM900、DCS1800、PCS1900［5］。根據(jù)各種模式的劃分頻段，可以確定壓控振蕩器的輸出頻率范圍為［3296MHz，3980MHz］。由于分頻器的輸入就是壓控振蕩器的輸出，而數(shù)控參考頻率為26MHz，則可編程分頻器的分頻范圍為［126.769，153.077］，如果采用三階Σ-Δ調(diào)制器來完成小數(shù)分頻，調(diào)制器的輸出范圍為［-3，4］，由于分頻器工作時(shí)只能做整數(shù)分頻處理，則得到實(shí)際的分頻比為［123，158］。考慮到高達(dá)4GHz分頻器設(shè)計(jì)的難度，在設(shè)計(jì)可編程分頻器之前首先采用高速預(yù)分頻器將壓控振蕩器的輸入頻率降下來，然后再進(jìn)行多模分頻處理使得設(shè)計(jì)相對(duì)簡單。這里我們采用分頻比為4的預(yù)分頻器來進(jìn)行降頻處理，則確定最終的可編程分頻器的分頻范圍為［28，43］。

圖1　小數(shù)分頻器結(jié)構(gòu)示意圖Fig.1 The diagram of Fractional-Ndivider structure

2　電路設(shè)計(jì)

在鎖相環(huán)頻率合成器電路中，應(yīng)用最廣泛的可編程分頻器結(jié)構(gòu)是吞脈沖結(jié)構(gòu)（pulse swallowcounter，PSC）。吞脈沖分頻器的分頻比為PM+A，P為雙模分頻器的分頻比，M為主分頻器的分頻比，A為輔助分頻器的分頻比。根據(jù)前述確定的分頻比范圍，分頻器P采用高速4/5雙模預(yù)分頻器，M為7～10可編程分頻器，A為0～3可編程分頻器，從而正好匹配到整個(gè)可編程分頻器的最小分頻比為28，最大分頻比為43。圖2給出了本次設(shè)計(jì)的可編程分頻器結(jié)構(gòu)示意框圖。

圖2　可編程分頻器結(jié)構(gòu)示意圖Fig.2 The diagram of programmable frequency divider

2.14/5雙模預(yù)分頻器

盡管已經(jīng)對(duì)輸入頻率進(jìn)行了降頻，但是雙模分頻器的輸入頻率仍然高達(dá)1GHz，則靜態(tài)邏輯不能勝任，而GSM系統(tǒng)對(duì)功耗和噪聲有比較嚴(yán)格的要求，則模擬的SCL結(jié)構(gòu)也不能勝任，因此動(dòng)態(tài)真單相時(shí)鐘結(jié)構(gòu)TSPC（True Single-Phase Clocked）以較高的工作速度和較低的功耗成為比較合適的選擇。

為了確保TSPC中的D觸發(fā)器能夠正常工作在1GHz左右的頻率，對(duì)傳統(tǒng)的TSPC結(jié)構(gòu)進(jìn)行改進(jìn)，如圖3所示。和傳統(tǒng)的TSPC結(jié)構(gòu)相比，時(shí)鐘從遠(yuǎn)離電源軌線處換到了離電源軌線較近處，從而減少了內(nèi)部節(jié)點(diǎn)寄生電容的影響，可以工作在更高的頻率。改進(jìn)后的結(jié)構(gòu)因?yàn)閷?duì)M2的源極寄生電容進(jìn)行了預(yù)充電，所以其建立時(shí)間更短，當(dāng)d為高電平時(shí)，由于M8預(yù)先導(dǎo)通，從而放電時(shí)間更短，減小了傳播延時(shí)。當(dāng)d為低電平時(shí)，則要求M5M6的放電速度要更快過M8M9，否則會(huì)出現(xiàn)功能錯(cuò)誤。故M5M6的寬長比設(shè)計(jì)為M8M9的寬長比的2倍。

圖3　改進(jìn)的TSPC結(jié)構(gòu)Fig.3 The improved TSPC structure

最終雙模分頻器的實(shí)現(xiàn)框圖如圖4所示。

圖4　雙模預(yù)分頻器結(jié)構(gòu)示意圖Fig.4 The diagram of dual-modulus prescaler

從圖中可以看到，頂層設(shè)計(jì)中包含自定義的A和B兩個(gè)單元，單元A采用的是改進(jìn)后的TSPC結(jié)構(gòu)，單元B則是將與非門的功能嵌入到了改進(jìn)后的TSPC結(jié)構(gòu)中。值得注意的是，所有采用TSPC結(jié)構(gòu)實(shí)現(xiàn)的寄存器都需要陡峭的時(shí)鐘邊沿，否則寄存器不能工作。

由圖4中可以推導(dǎo)出三個(gè)級(jí)聯(lián)單元的輸出狀態(tài)圖為：000（初始態(tài)）→100→110→111→011→00 1→100→110→111→011→001→100…，其中000為初始態(tài)。正常工作后三個(gè)單元的輸出將在狀態(tài)100→110→111→011→001之間順序循環(huán)，而000，010，101這三個(gè)狀態(tài)因?yàn)榍耙恢芷谳敵稣嬷档臎_突而不可能出現(xiàn)。

2.2低速分頻器M和A

接收機(jī)信道的選擇是通過改變多模分頻器的分頻比實(shí)現(xiàn)的，根據(jù)分頻比來確定吞咽計(jì)數(shù)器中M 和A的值。對(duì)于整數(shù)分頻，只有在信道切換時(shí)才會(huì)改變分頻比，信道確定后分頻比不會(huì)發(fā)生變化。而小數(shù)分頻的分頻比在每個(gè)參考時(shí)鐘周期都會(huì)實(shí)時(shí)變化，必須通過編程方式自動(dòng)實(shí)現(xiàn)M和A的值。

根據(jù)前述設(shè)計(jì)原理，主分頻器M需要通過編程控制完成7～10分頻。

7分頻的實(shí)現(xiàn)方式如圖5所示，C單元是將與非門邏輯和寄存器的功能進(jìn)行合并的基本單元。分頻器主要由一個(gè) 2/3雙模分頻器和一個(gè)3分頻器構(gòu)成。3分頻器的輸出 q1q2以［10， 11， 01］循環(huán)，從而q2 的輸出以011周期循環(huán)，qn2以周期100循環(huán)。利用qn2來控制前面的2/3雙模分頻器，即在一個(gè)qn2循環(huán)周期中完成一個(gè)3分頻和兩個(gè)2分頻，那么一個(gè)完整的周期中分頻比就是（3+2+2）*3/3=7，從而實(shí)現(xiàn)7分頻的功能。

圖5 7分頻實(shí)現(xiàn)方式Fig.5 The diagram of 7 frequency divider

圖6給出了8～10分頻的核心電路，共使用了自定義的C、D、E三個(gè)單元。其中D是一個(gè)簡單的靜態(tài)邏輯實(shí)現(xiàn)的寄存器，E是一個(gè)靜態(tài)寄存器實(shí)現(xiàn)的2分頻電路。當(dāng)控制信號(hào)ctrl為低電平時(shí)，實(shí)現(xiàn)8分頻；當(dāng)ctrl為高電平時(shí)，實(shí)現(xiàn)10分頻；當(dāng)ctrl由輸出out信號(hào)來決定時(shí)，實(shí)現(xiàn)9分頻功能。

圖6　8～10分頻實(shí)現(xiàn)方式Fig.6 The diagram of 8 to 10 frequency divider

輔助分頻器A主要實(shí)現(xiàn)0～3分頻的功能，結(jié)構(gòu)相對(duì)簡單，設(shè)計(jì)原理和8～10分頻相類似，不再做重復(fù)的敘述。

3　仿真分析

整個(gè)可編程分頻器的電路設(shè)計(jì)采用TSMC 0.18μm 1P5M的CMOS工藝實(shí)現(xiàn)。由于在整個(gè)可編程分頻器中雙模分頻器的工作頻率是最高的，因此版圖設(shè)計(jì)需要著重考慮內(nèi)部連線的優(yōu)化以滿足高頻要求，而對(duì)于主分頻器M和輔助分頻器A的版圖設(shè)計(jì)基本上以面積最小為優(yōu)化原則。整個(gè)版圖約為240*130μm2，如圖7所示。

圖7　可編程分頻器版圖Fig.7 The layout of programmable divider

對(duì)可編程分頻器模塊來講，首先關(guān)心功能的正確性，同時(shí)必須滿足 PVT的變化要求。其次是必須達(dá)到GSM接收機(jī)關(guān)于相位噪聲的指標(biāo)。仿真平臺(tái)是建立在晶體管級(jí)電路設(shè)計(jì)和Verlog-A語言的基礎(chǔ)上的。Σ-Δ的實(shí)現(xiàn)采用Verlog-A來描述。

Σ-Δ調(diào)制器的輸出范圍為［-3，4］，分頻器的分頻范圍為［28，43］，為了保證仿真的完備性，需要進(jìn)行多點(diǎn)仿真以覆蓋分頻器的分頻范圍。雙模預(yù)分頻器的輸入范圍為824MHz～995MHz，保留一定的設(shè)計(jì)裕量，選取輸入頻率為800MHz和1GHz。而小數(shù)分頻器的整數(shù)部分選取31，36，39等值，小數(shù)部分設(shè)置則采用固定的177/520。

圖8a）給出了在27℃典型情況下輸入信號(hào)分別為頻率1GHz時(shí)的仿真波形。此時(shí)Σ-Δ的整數(shù)部分為31。將圖8a）中的波形內(nèi)容匯總到表1中，可以看到有效計(jì)數(shù)時(shí)間為14.636μs，有效計(jì)數(shù)周期為467，從而計(jì)算得到平均分頻周期為14.636/467=31.340471ns，分頻比為31.340471ns/1ns=31.340471。仿真平臺(tái)的編程數(shù)值為31+177/520=31.340384615，仿真和計(jì)算值之間的誤差值為0.000086385?？紤]到仿真時(shí)間的限制和數(shù)值精度的誤差，誤差的最大允許范圍為［-3/467，4/467］=［-0.006424， 0.008565］，則此時(shí)分頻器工作正常。

圖8b）給出了在27℃典型情況下輸入信號(hào)分別為頻率800MHz時(shí)的仿真波形。保持Σ-Δ的整數(shù)部分為31。波形數(shù)據(jù)如表1所示，計(jì)算得到分頻比為39.174327ns/1.25ns= 31.339462，與實(shí)際的編程數(shù)值31.340384615的誤差為-0.000922917，誤差值落在誤差允許范圍［-0.006211， 0.008282］內(nèi)，故分頻器功能正確。

利用Cadence公司的SpectreRF對(duì)分頻器進(jìn)行穩(wěn)態(tài)分析和噪聲分析，可以得到在800MHz和1GHz時(shí)的相位噪聲曲線，如圖9所示。對(duì)于可編程分頻器而言，比較關(guān)注的是偏差頻率較小處的相位噪聲，由圖可見，輸入信號(hào)為800MHz和1GHz時(shí)偏移頻率10kHz處的相位噪聲分別達(dá)到了-158.057dBc/Hz 和-156.082dBc/Hz，相位噪聲結(jié)果表現(xiàn)良好。這應(yīng)該要?dú)w功于低速分頻器設(shè)計(jì)采用了靜態(tài)邏輯，電路內(nèi)部沒有電流偏置和電壓偏置的原因。

圖8　可編程分頻器輸出波形Fig.8 The output waveform of programmable frequency divider

表1　波形數(shù)據(jù)分析Tab.1 The analysis of waveform data

圖9　可編程分頻器的相位噪聲Fig.9 The phase noise of programmable frequency divider

4　結(jié)論

本文設(shè)計(jì)了一款應(yīng)用于GSM無線接收機(jī)頻率合成器中的可編程分頻器。電路由基于改進(jìn)的單真相結(jié)構(gòu)實(shí)現(xiàn)的4/5雙模預(yù)分頻電路和基于靜態(tài)邏輯單元實(shí)現(xiàn)的可編程低速分頻器組成，能夠有效地降低了電路功耗，提高電路的集成度。同時(shí)電路采用Σ-Δ調(diào)制技術(shù)來消除小數(shù)雜散。電路可實(shí)現(xiàn)28～43的連續(xù)分頻比；在輸入頻率為800MHz和1GHz時(shí)，頻偏10kHz處的相位噪聲分別為-158.057dBc/Hz 和-156.082dBc/Hz。本電路完全滿足GSM接收機(jī)頻率合成器中可編程分頻器的指標(biāo)要求。

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【責(zé)任編輯：楊立衡】

【信息技術(shù)應(yīng)用研究】

Design of programmable frequency dividerfor GSM receiver

CHEN Xu1， FANG Lina1， HE Chunjiu2
（1. Software Institute， Shenzhen Institute of Information Technology， Shenzhen 518172， China；2. Information Engineering Institute， Shenzhen Graduate School of Peking University， Shenzhen 518055， China）

Abstract:Programmable frequency divider is one of the common circuits in PLL frequency synthesizer. This paper introducesa programmable frequency divider used in the frequency synthesizer of GSM receiver. The whole circuit consists of a 4/5 dual-modulus prescaler which is implemented with the improved True Single-Phase Clocked （TSPC） structure and a programmable low-speed frequency divider which is based on the static logic cells， effectively reducing the power consumption of the circuit. The sigma-delta modulation technology is used to eliminate the fractional spur. The whole circuit used TSMC 0.18μm CMOS technology.The simulation results show that the circuit has an output phase noise of -158.057dBc/Hz@10kHz for 800MHz radio frequency input signal and -156.082dBc/ Hz@10kHz for 1GHz input signal， and it only consumes 1.5mA current.

Keywords:receiver； charge-pump phase-locked loop； Frequency divider

中圖分類號(hào)：TN772

文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：1672-6332（2016）01-0043-05

［收稿日期］2015-12-20

［基金項(xiàng)目］深圳市科技計(jì)劃項(xiàng)目（JCYJ20140418100633642）

［作者簡介］陳勖 （1977-），男（漢），湖南邵陽人，博士后，高級(jí)工程師，主要研究方向：射頻集成電路設(shè)計(jì)。E-mail：chen_xu@sziit.com.cn