基于現(xiàn)場(chǎng)可編程門(mén)陣列并行頻率源的改進(jìn)方法

徐　躍，簡(jiǎn)金蕾，任宏濱，連　可，吉　陽(yáng)

(1.空軍工程大學(xué)防空反導(dǎo)學(xué)院，陜西 西安　710051；2.中國(guó)電子科技集團(tuán)公司第十研究所，四川 成都　610036)

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基于現(xiàn)場(chǎng)可編程門(mén)陣列并行頻率源的改進(jìn)方法

徐躍1，簡(jiǎn)金蕾1，任宏濱1，連可2，吉陽(yáng)1

(1.空軍工程大學(xué)防空反導(dǎo)學(xué)院，陜西 西安710051；2.中國(guó)電子科技集團(tuán)公司第十研究所，四川 成都610036)

摘要:針對(duì)傳統(tǒng)直接數(shù)字頻率合成(DDS)電路中相位累加器與波形查找表的工作頻率與高速數(shù)模轉(zhuǎn)換器(DAC)采樣頻率不匹配的問(wèn)題，提出了基于現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)并行頻率源的改進(jìn)方法。該方法采用改進(jìn)的8路并行DDS電路有效地?cái)U(kuò)展了DDS電路的輸出帶寬；基于并行DDS結(jié)構(gòu)，利用FPGA和高速DAC生成了不同調(diào)制模式下的通信信號(hào)，并在Vivado2014.2環(huán)境下進(jìn)行測(cè)試。實(shí)驗(yàn)表明：該設(shè)計(jì)具有結(jié)構(gòu)簡(jiǎn)單、易于實(shí)現(xiàn)、分辨率高等特點(diǎn)，可用于雷達(dá)、電子對(duì)抗領(lǐng)域中寬頻帶高分辨率信號(hào)的產(chǎn)生。

關(guān)鍵詞:并行直接數(shù)字頻率合成;波形查找表;現(xiàn)場(chǎng)可編程門(mén)陣列;調(diào)制;高速數(shù)模轉(zhuǎn)換器

0引言

隨著現(xiàn)代電子技術(shù)的不斷發(fā)展，對(duì)于波形合成的輸出帶寬、輸出復(fù)雜度等指標(biāo)要求越來(lái)越高。一般的振蕩器因較大的局限性不能滿足要求，為了實(shí)現(xiàn)具有頻率轉(zhuǎn)換速度快、頻率分辨率高、相位噪聲低、變頻相位連續(xù)等特性，直接數(shù)字頻率合成(DDS)技術(shù)應(yīng)運(yùn)而生。DDS最早于1971年由美國(guó)學(xué)者J.Tiemcy、C.M.Radar和B.Gold在《A Digital Frequency Synthesizer》一文中提出。它是繼直接頻率合成技術(shù)和鎖相式頻率合成技術(shù)之后的新一代頻率合成技術(shù)，可真正意義實(shí)現(xiàn)任意波形合成[1-3]。

基于單片機(jī)和DDS芯片的快速頻率合成方案已不能滿足實(shí)際工程的需要[4]，而FPGA技術(shù)在近幾年得到迅速發(fā)展并以其可擴(kuò)展性高、功耗低、開(kāi)發(fā)周期短等特點(diǎn)得以廣泛應(yīng)用。特別是通過(guò)復(fù)用高性能IP核可大大簡(jiǎn)化FPGA電路設(shè)計(jì)[5],已逐漸成為DDS電路設(shè)計(jì)的不二選擇。一些學(xué)者即通過(guò)在FPGA硬件平臺(tái)進(jìn)行DDS的電路設(shè)計(jì)，具有一定的靈活性，一方面降低了開(kāi)發(fā)成本，另一方面提高了頻率合成器的性能。但也存在諸多問(wèn)題，如文獻(xiàn)[6]和文獻(xiàn)[7]信號(hào)輸出僅為單路輸出。文獻(xiàn)[8]也僅設(shè)計(jì)了雙路DDS并行輸出。文獻(xiàn)[9]設(shè)計(jì)了32路并行輸出，但信號(hào)帶寬較窄，且輸出頻率低[6-9]。本文針對(duì)上述問(wèn)題，提出了基于現(xiàn)場(chǎng)可編程門(mén)陣列并行頻率源的改進(jìn)方法。

1現(xiàn)場(chǎng)可編程門(mén)陣列并行頻率源

1.1DDS基本原理

DDS技術(shù)是從相位的角度出發(fā)，根據(jù)相位幅度增量直接合成所需波形。其結(jié)構(gòu)模型如圖1所示[10]。

圖1　DDS 基本結(jié)構(gòu)Fig.1　The Basic Structure of DDS

由圖1可知，DDS電路由系統(tǒng)時(shí)鐘Fclk、N位相位累加器、波形查找表、數(shù)模轉(zhuǎn)換器和低通濾波器等組成。其中，F(xiàn)clk 代表時(shí)鐘頻率源，F(xiàn)cw 代表頻率控制字，N代表頻率控制字 Fcw 的字長(zhǎng)，M代表波形查找表尋址碼的位寬，D代表波形查找表輸出數(shù)據(jù)的位寬，也即數(shù)模轉(zhuǎn)換器的字長(zhǎng)。在系統(tǒng)時(shí)鐘的控制下，N位累加器開(kāi)始進(jìn)行累加，步進(jìn)為頻率控制字Fcw。截取相位累加器輸出的高M(jìn)位作為對(duì)波形查找表進(jìn)行尋址的相位地址，經(jīng)過(guò)波形查找表后輸出對(duì)應(yīng)的D位幅度值，完成相位到幅度的轉(zhuǎn)換。由于在每個(gè)時(shí)鐘脈沖下均可產(chǎn)生M位波形查找表尋址地址碼，這些尋址碼可用來(lái)查找出波形查找表中存儲(chǔ)的一一對(duì)應(yīng)的D位離散波形幅度值數(shù)據(jù)。因此，當(dāng)累加器一個(gè)周期運(yùn)算結(jié)束后，由波形查找表輸出的所有離散數(shù)據(jù)便構(gòu)成了離散的輸出信號(hào)波形[11]。輸出的波形幅度值經(jīng)過(guò)數(shù)模轉(zhuǎn)換器構(gòu)成的保持電路保持信號(hào)輸出后，變成相應(yīng)的階梯型模擬信號(hào)，再由低通濾波器濾除雜散分量，保證輸出純凈的波形，從而最終輸出的信號(hào)即為實(shí)際所需合成波形信號(hào)。圖2所示為DDS工作的波形示意圖。

圖2　DDS波形示意圖Fig.2　DDS Waveform Diagram

1.2DDS精度分析

以正弦波W(t)為例[12]，

Wout=Asin(2πfoutt+φ)

(1)

由上式可知，在振幅A和初始相位φ已知的前提下，可以得到正弦信號(hào)Wout的相位φ(t)和頻率fout有如下的一一對(duì)應(yīng)關(guān)系：

φ(t)=2πfoutt

(2)

現(xiàn)假設(shè)系統(tǒng)采樣時(shí)鐘為fclk，則兩個(gè)相鄰采樣點(diǎn)的相位差為：

(3)

將上式的Δφ對(duì)應(yīng)到數(shù)字形式中，假設(shè)DDS系統(tǒng)位數(shù)為N，則在數(shù)字形式對(duì)應(yīng)的二進(jìn)制相位碼為2N。由于一個(gè)周期的相位為2π，所以，最小相位間隔為2N/2π，也即相位分辨率。那么，相位增量為：

(4)

對(duì)上式進(jìn)一步處理可得，系統(tǒng)輸出信號(hào)頻率與采樣頻率之間的關(guān)系為：

(5)

輸出信號(hào)的頻率分辨率為：

(6)

根據(jù)Nyquist采樣定律，系統(tǒng)允許輸出的最大頻率值為：

(7)

但在實(shí)際工程應(yīng)用中，一方面，理想的低通濾波器無(wú)法實(shí)現(xiàn)；另一方面，為獲得比較理想的連續(xù)波形，一般輸出信號(hào)的最高頻率為采樣頻率的40%。

綜上所述可以看出，為了使DDS電路達(dá)到更到的精度，增加相位累加器的位數(shù)N即可。但如果一味地將累加器的 N 位輸出全部用來(lái)作為波形查找表的尋址地址，那么波形查找表需要2N個(gè)數(shù)據(jù)點(diǎn)的

存儲(chǔ)容量。以32位的累加器為例，存儲(chǔ)容量將達(dá)到4G。在實(shí)際應(yīng)用中往往無(wú)法實(shí)現(xiàn)或者實(shí)現(xiàn)代價(jià)過(guò)高，同時(shí)影響系統(tǒng)速度。因此，為了在兼顧合適的波形查找表容量下保證頻率分辨率，通常情況截取高M(jìn)位(M

2并行頻率源的改進(jìn)方法

根據(jù)DDS工作原理可知，其各個(gè)功能模塊均在系統(tǒng)時(shí)鐘的上升沿更新數(shù)據(jù)，也即該電路可等效為一同步時(shí)序電路。因此，相位累加器在第一個(gè)時(shí)鐘上升沿產(chǎn)生第一個(gè)相位值Phase1，該相位值作為波形查找表的輸入對(duì)其尋址獲取第一個(gè)波形數(shù)據(jù)Data1。同理，在第二個(gè)時(shí)鐘沿上升時(shí)，DDS電路可產(chǎn)生第二個(gè)相位值Phase2和數(shù)據(jù)Data2。在后面時(shí)刻的波形數(shù)據(jù)生成以此類(lèi)推。圖3所示為DDS波形產(chǎn)生時(shí)序圖。

圖3　DDS波形時(shí)序圖Fig.3　DDS waveform sequence diagram

從波形圖中可以看出，隨著采樣頻率的提高，由于電路中相位累加器和波形查找表工作頻率的限制，導(dǎo)致需多個(gè)采樣時(shí)鐘去生成一個(gè)波形相位或者一個(gè)波形數(shù)據(jù)，使得采樣時(shí)鐘與波形相位值、波行數(shù)據(jù)無(wú)法實(shí)現(xiàn)同步。而目前DAC的工作頻率早已經(jīng)超過(guò)GHz，這就意味著相位累加器、波形存儲(chǔ)器等單元的處理速度也必須達(dá)到GHz才能保證系統(tǒng)正常工作。但是由于FPGA自身結(jié)構(gòu)的特殊性，相比于高速DAC，其工作頻率較低。也就是說(shuō)DDS電路中的DAC的工作頻率遠(yuǎn)遠(yuǎn)大于相位累加器和波形存儲(chǔ)器的工作頻率，因此DDS電路設(shè)計(jì)的關(guān)鍵在于如何更快地為高速DAC提供數(shù)據(jù)。針對(duì)這一問(wèn)題，本文在圖1所示的DDS傳統(tǒng)結(jié)構(gòu)的基礎(chǔ)上設(shè)計(jì)了8路并行的DDS電路。在系統(tǒng)采樣時(shí)鐘不變的前提下，將整個(gè)DDS電路的處理速度提高了8倍。利用FPGA實(shí)現(xiàn)的8路并行DDS的設(shè)計(jì)框圖如圖4所示。

該設(shè)計(jì)的基本思想是將一路高速數(shù)據(jù)轉(zhuǎn)化為8路并行的低速數(shù)據(jù)，然后通過(guò)并串轉(zhuǎn)換技術(shù)再將多路數(shù)據(jù)合成一路，使原始信號(hào)的得以重現(xiàn)，從而實(shí)現(xiàn)數(shù)字處理模塊和數(shù)模轉(zhuǎn)換器之間的速度匹配。

圖4　并行DDS實(shí)現(xiàn)框圖Fig.4　DDS Implementation Diagram

假設(shè)DAC的工作時(shí)鐘為fs，期望信號(hào)的相位增量為K，則各時(shí)刻的信號(hào)的相位為NK，N=0，1，2，…，8。為了直接產(chǎn)生數(shù)字中頻或射頻信號(hào)，F(xiàn)PGA利用并行處理技術(shù)以產(chǎn)生期望的信號(hào)。假設(shè)FPGA內(nèi)部進(jìn)行8路并行相位累加處理，各路工作時(shí)鐘為fclk=fs/8 ，則各時(shí)刻每一路信號(hào)的相位值如表1所示。

表1　各時(shí)刻每一路信號(hào)

由表1可以看出，相鄰兩點(diǎn)之間的相位差為固定值K。可見(jiàn)，波形的輸出相位具有可預(yù)測(cè)性，通過(guò)輸出多個(gè)相位值的同時(shí)對(duì)波形查找表進(jìn)行尋址，完全可以實(shí)現(xiàn)在一個(gè)采樣時(shí)鐘上升沿同時(shí)產(chǎn)生多個(gè)波形數(shù)據(jù)。該電路中的DDS系統(tǒng)采樣率為8×225MHz，則在第8n(n=1,2,3，…)個(gè)時(shí)鐘上升沿，可以同時(shí)產(chǎn)生8路的波形相位值，將獲取的波形相位值再對(duì)8路的波形查找表進(jìn)行尋址，可以得到8路并行的波行數(shù)據(jù)。最后將8路低速數(shù)據(jù)轉(zhuǎn)換為一路高速數(shù)據(jù)如圖5所示。

圖5　8路并串轉(zhuǎn)換數(shù)據(jù)波形Fig.5　8 roads parallel-serial conversion data wave

如上圖所示，在單個(gè)DDS電路中，原來(lái)需要8個(gè)時(shí)鐘才能獲取的數(shù)據(jù)現(xiàn)在一個(gè)時(shí)鐘即可實(shí)現(xiàn)，也即相位累加器和波形查找表的工作頻率可降為原來(lái)工作頻率的1/8。

3并行頻率源的調(diào)制模式

3.1AM調(diào)制

AM調(diào)制是用調(diào)制信號(hào)去控制高頻載波的振幅，使其按照調(diào)制信號(hào)的規(guī)律而變化的過(guò)程。本文采用雙DDS電路分別產(chǎn)生載波和調(diào)制波形。

假設(shè)調(diào)制信號(hào)的時(shí)域表示為

(8)

載波信號(hào)的時(shí)域表示為

(9)

則AM信號(hào)的時(shí)域表示為

(10)

其中A為疊加的直流分量，M調(diào)制深度。

參數(shù)設(shè)置如下：

1)單音調(diào)幅信號(hào)頻率：fm=1kHz；

2)中頻信號(hào)：fc=70MHz；

3)調(diào)制深度：M=60%；

4)疊加直流分量：A=1。

根據(jù)系統(tǒng)參數(shù)設(shè)置要求，AM信號(hào)的FPGA實(shí)現(xiàn)框圖如圖6所示。

圖6　AM調(diào)制實(shí)現(xiàn)框圖Fig.6　AM Modulation Implementation diagram

3.2FM調(diào)制

FM信號(hào)是利用調(diào)制信號(hào)控制振蕩器的頻率，從而使其按調(diào)制信號(hào)的規(guī)律線性變化。

假設(shè)調(diào)制信號(hào)的時(shí)域表示為

(11)

載波信號(hào)的時(shí)域表示為

(12)

則FM信號(hào)的相位為

(13)

其中，ωc為載頻信號(hào)的角頻率，M為調(diào)制深度。

參數(shù)設(shè)置如下：

1)單音調(diào)幅信號(hào)頻率：fm=1kHz；

2)中頻信號(hào)：fc=70MHz；

3)調(diào)制深度：M=60%；

根據(jù)系統(tǒng)參數(shù)設(shè)置要求，F(xiàn)M信號(hào)的FPGA實(shí)現(xiàn)框圖如圖7所示。

圖7　FM調(diào)制實(shí)現(xiàn)框圖Fig.7　FM Modulation Implementation diagram

3.3FSK、PSK調(diào)制

由于DDS電路可以靈活控制輸出波形相位和頻率，因此實(shí)現(xiàn)數(shù)字調(diào)制相對(duì)簡(jiǎn)單，只需設(shè)置兩個(gè)頻率控制字，在調(diào)制信號(hào)作用下不斷切換兩個(gè)頻率控制字，即可實(shí)現(xiàn)FSK調(diào)制。根據(jù)調(diào)制信號(hào)的相位值實(shí)時(shí)改變載波信號(hào)相位值可實(shí)現(xiàn)PSK調(diào)制。其在FPGA實(shí)現(xiàn)原理如圖8、圖9所示。

圖8　碼速率為1 MHz的FSK信號(hào)實(shí)現(xiàn)框圖Fig.8　FSK Implementation diagram at 1MHz

圖9　PSK信號(hào)實(shí)現(xiàn)框圖Fig.9　PSK Implementation diagram

4改進(jìn)方法的驗(yàn)證

采用FPGA+DAC架構(gòu)所實(shí)現(xiàn)的圖3所示的并行DDS電路。系統(tǒng)邏輯部分硬件實(shí)現(xiàn)原理框圖如圖10所示。

圖10　邏輯部分硬件實(shí)現(xiàn)原理框圖Fig.10　Hardware Implementation Diagram

其中信號(hào)數(shù)據(jù)產(chǎn)生由FPGA實(shí)現(xiàn)，根據(jù)來(lái)自與ARM互聯(lián)的并行接口下發(fā)的參數(shù)，包括模擬目標(biāo)方位、調(diào)制模式、距離配置等。

數(shù)據(jù)分8路進(jìn)行實(shí)時(shí)數(shù)據(jù)計(jì)算，而后經(jīng)由并串轉(zhuǎn)換將多路低速數(shù)據(jù)轉(zhuǎn)換為一路高速數(shù)據(jù)送至高速DAC，最后通過(guò)射頻接口輸出所需信號(hào)。

該系統(tǒng)能夠?qū)崿F(xiàn)AM、FM、FSK、PSK等信號(hào)的合成，由于篇幅原因，圖11—圖16所示為頻率為600 MHz的基帶信號(hào)頻譜，載頻均為1.63 GHz的AM調(diào)制信號(hào)頻譜、FSK調(diào)制信號(hào)頻譜及其相應(yīng)的FPGA時(shí)域仿真波形。

圖11　600 MHz的正弦信號(hào)頻譜Fig.11　Sinusoidal Signal Frequency Spectrum at 600 MHz

圖12　基帶信號(hào)時(shí)域波形的Modelsim仿真Fig.12　Baseband signal time domain waveform of the Modelsim simulation

圖13　AM信號(hào)頻譜(載頻1.63 GHz)Fig.13　AM Signal Frequency Spectrum (Carrier is 1.63 GHz)

圖14　AM信號(hào)時(shí)域波形的Modelsim仿真Fig.14　AMsignal time domain waveform of the Modelsim simulation

圖15　FSK信號(hào)頻譜(載頻1.63 GHz)Fig.15　FSK Signal Frequency Spectrum(Carrier is 1.63 GHz)

圖16　FSK信號(hào)時(shí)域波形的Modelsim仿真Fig.16　FSK signal time domain waveform of the Modelsim simulation

由上述測(cè)試結(jié)果不難看出，所生成的基帶信號(hào)頻率為600 MHz，并實(shí)現(xiàn)了AM、FSK等不同調(diào)制模式下的信號(hào)合成。輸出信號(hào)頻率可在1.6～1.7 GHz之間進(jìn)行參數(shù)配置，實(shí)現(xiàn)了寬頻帶、輸出頻率高的指標(biāo)要求。

5結(jié)論

本文提出了利用FPGA設(shè)計(jì)8路并行DDS電路的改進(jìn)方法。該方法采用8路并行DDS電路在225 MHz的內(nèi)部時(shí)鐘頻率下可以為DAC提供1.8 GHz的數(shù)據(jù)采樣率，通過(guò)并行方式解決了單路DDS電路在225 MHz下的工作頻率與高速DAC工作頻率1.8 GHz不一致問(wèn)題，而且在相同的條件下，相較于傳統(tǒng)的DDS電路在原始頻率范圍為200～212.5 MHz的基礎(chǔ)上擴(kuò)展到1.6～1.7 GHz，也即在單路DDS電路上擴(kuò)展了8倍。同時(shí)設(shè)計(jì)產(chǎn)生了分辨率為0.052 Hz的穩(wěn)定的信號(hào)，有效解決了數(shù)字處理模塊與數(shù)模轉(zhuǎn)換器處理速率不匹配的問(wèn)題，擴(kuò)展了輸出帶寬。實(shí)驗(yàn)表明，該系統(tǒng)實(shí)現(xiàn)了信號(hào)頻率可調(diào)、高分辨率、高精度信號(hào)合成且能產(chǎn)生AM、FM等不同調(diào)制模式下的信號(hào)。擬在本系統(tǒng)設(shè)計(jì)的基礎(chǔ)上進(jìn)一步增加并行處理的通道數(shù)，即可通過(guò)更低的速率生成高頻信號(hào)。該系統(tǒng)滿足設(shè)計(jì)指標(biāo)要求，具有一定工程價(jià)值，可在寬頻帶高分辨率信號(hào)生成中廣泛使用。

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Improved Method of Parallel DDS Based on FPGA

XU Yue1, JIAN Jinlei1, REN Hongbin1, LIAN Ke2, JI Yang1

(1.Air Force Engineering University, Air and Missile Defense College, Xi’an,710051,China;2.China Electronic Technology Group Corporation tenth Institute, Chengdu 610036, China)

Abstract:Aiming at the disagreement among the frequency of phase accumulator, wave look-up table, and the frequency of high speed DAC in traditional DDS, an improved method of parallel DDS based on FPGA was put forward. The method took use of improved paralled DDS circuit of 8 channels to design, which expended output band effectively. Different modulation mode communication signals were generated via FPGA and high speed DAC based on parallel DDS. It was performed under the environment of Vivado 2014.2. The testing results showed this design was of simple construction, easy implementing and high frequency, which could be used in wide band high frequency signal generation.

Key words:parallel direct digital synthesis; wave lookup table; FPGA; modulation; high-speed digital to analog converter

中圖分類(lèi)號(hào):TN911.7

文獻(xiàn)標(biāo)志碼:A

文章編號(hào)：1008-1194(2016)02-0082-06

作者簡(jiǎn)介:徐躍(1990-), 男，山東臨沂人，碩士研究生，研究方向：目標(biāo)模擬器設(shè)計(jì)。E-mail:286696173@qq.com。

*收稿日期:2015-10-15