12位低功耗高精度SAR ADC的研究與設計

北京理工大學信息與電子學院 洪 祥 楊晨晨 張曉潔

12位低功耗高精度SAR ADC的研究與設計

北京理工大學信息與電子學院 洪 祥 楊晨晨 張曉潔

本文基于0.18um CSMC CMOS 1P6M工藝，設計了一種12bit高精度低功耗的SAR ADC。該設計采用全差分結構、柵壓自舉開關等方法提高精度，使用同步時鐘、傳輸門的觸發(fā)器和“部分單調開關”的整體結構降低功耗，并抑制了共模失調。本設計中使用Aether軟件，完成了電路的結構設計、仿真以及版圖設計。設計的后仿結果能夠在采樣頻率280KHz，輸入53KHz正弦波的情況下，信號SNR為66.891dB，SFDR為77.79dB，有效位數10.826位。INL為±0.53LSB，DNL為±0.16LSB?？傠娏鳛?6uA,不考慮reference電流為40uA，芯片核心面積為836.015um X 603.665um。

全差分；柵壓自舉開關；同步時鐘；部分單調開關

1. 引言

隨著計算機和微電子技術的高速發(fā)展，片上系統（SOC）成為當前CMOS技術的主要發(fā)展方向。數字信號處理技術憑借成本低、規(guī)模大的優(yōu)勢得到了飛速發(fā)展。但來自于自然界的信號大都是模擬量，在模擬信號和數字信號之間就必須存在轉換接口。

模數轉換器（ADC）就是將模擬信號按照一定的編碼規(guī)則轉換為數字信號的接口電路，只有通過它，SOC才能對外界模擬信號進行采集和處理。因此，隨著高速信號處理應用的不斷增加，模數轉換器也向著高速高精度方向發(fā)展，以滿足無線通信、高速信號處理等領域的要求。在多種不同的ADC架構中，逐次逼近式模數轉換器（SAR ADC）具有功耗低，面積小，高度數字化，轉化延遲小的優(yōu)點，通常用于低功耗中低速中高精度的應用場合，是目前ADC的熱門技術。本文研究重點是低功耗高精度的SAR ADC。

2. SAR ADC的原理

圖2-1中給出了SAR ADC電路模塊的框圖，包括采樣開關、比較器、DAC電路和邏輯控制單元，由采樣開關對輸入信號進行采樣，采樣后的電平保持在DAC的上極板，采樣信號被送入比較器，控制邏輯根據比較結果控制DAC下極板開關，依據比較結果逐位確定模擬信號對應的數字碼，最后使得DAC的輸出在最高精度范圍內逼近模擬輸入。

圖2-1 SAR ADC 結構框圖

信號轉換過程如圖2-1所示：

圖2-2 SAR ADC信號流程圖

將模擬信號輸入VIN、VIP，被采樣開關采樣，轉換周期開始。采樣信號首先被送至比較器，比較大小后輸出比較結果，控制邏輯依據此結果切換DAC最高位的值，如果VIN>VIP，則N端電壓變?yōu)閂IN-0.5Vref，N端MSB確定為1。轉換的第一步完成，接下來重復上述流程，直到最低位被確定，SAR ADC完成一次逐次逼近轉換。

3. SAR ADC的結構與實現

3.1 柵壓自舉開關

采樣保持電路對模擬輸入信號進行瞬時采樣并保持，作為SAR ADC的前端模塊，其性能對整體信噪比、線性度、直流失調等參數有重要影響。本文采用柵壓自舉開關結構，導通管的柵極電壓能夠跟隨輸入電壓的變化，即導通電阻不受輸入電壓的影響，有效地提高了開關的線性度，改善了采樣保持電路的性能。

電路結構如圖3-1所示：

圖3-1 柵壓自舉開關

工作過程如下：時鐘信號CLK為低電平時，由M3和M4組成的反相器輸出為高電平，M6導通，電容一端接低電平，同時M8、M9也導通，節(jié)點n3接低電平，PMOS管M5導通，電容被充電到VDD，M1導通，M7因柵極接高電平截止，開關處于斷開狀態(tài)。當時鐘信號跳變到高電平時，反相器輸出為低電平，M6、M9截止，M2導通，M7的柵極連接到節(jié)點n2，其柵源電壓為-VDD，管子導通，節(jié)點n3接高電平，M5截止，M10導通，節(jié)點n1、n3的電平被抬升到VDD+Vin，開關處于導通狀態(tài)，其柵源電壓為VDD，實現柵壓自舉功能。此結構的信噪比可達79dB，有效位可達12.90位。

3.2 預放大與比較器

預放大電路是比較器的前級電路，主要作用是提高動態(tài)鎖存比較器的分辨率并減小回踢噪聲。設計時，需要將輸入共模范圍、輸出擺幅、共模抑制比、電源抑制比和功耗等因素綜合考慮。由于比較器是模擬輸入、數字輸出的器件，數字信號會干擾模擬輸入，因此通過共源共柵結構高輸出阻抗的特性，一定程度上屏蔽了放大器輸出端信號對輸入模擬信號的影響。原理圖如圖3-2所示：

圖3-2 預放大電路原理圖

比較器是SAR ADC系統中最重要的模擬模塊，分辨精度至少為1/2個LSB的電壓，失調電壓也要控制在1/2個LSB以內。本文設計的ADC具有12位精度，量化量程為1.8V，因此分辨精度為220V。采用預放大鎖存比較器，將輸入信號經一級預放大，放大后再由鎖存器進行比較，以節(jié)省靜態(tài)功耗，并滿足高精度的要求。鎖存器通過正反饋將輸入信號以指數形式快速放大，原理圖如圖3-3所示：

前級預放大的輸出通過PMOS管M2、M3輸入，M9、M10構成正反饋結構，后面通過一級反相器將結果輸出。時鐘信號CLK為高時，M1截止，M8、M11導通，把電路中相應節(jié)點的電壓強制拉至低電平；CLK為低時，M1導通，輸入信號通過正反饋被迅速放大鎖存。

前仿比較器精度可達到100V，后仿可達到200V。

圖3-3 比較器原理圖

3.3 DAC電路

DAC的線性度直接影響了整體電路的轉換精度，DAC的誤差主要來源于兩個方面，一是寄生電容及干擾，二是電容的匹配精度。

對于DAC而言，較大的單位電容有助于減小寄生和失配帶來的影響，但會導致功耗增加，版圖面積增加，綜合電路的要求以及CSMC的工藝文檔，我們取單位電容C=400fF,w=20u,l=20u。

由于電容個數與位數成指數關系，直接利用電容構造12位DAC是不可行的，必須引入分段結構，分段電容的容值一般是分數，在我們的電路中。通過對電容陣的整體仿真，雖然可以利用單位電容的串并準確的構造出分數電容，但走線復雜、寄生難以控制，由此引起的誤差反而使其得不償失，最終，我們將一個稍大的電容做為分段電容，將其邊長設置為w=l=20.16u，電路整體結構如下圖所示：

通過將不同的置位信號賦值到DAC下極板，仿真結果如下圖所示：

圖3-4 DAC電路仿真結果

可以看到電路完成了DAC的基本功能，完成了數字到模擬信號的轉換。

3.4 邏輯控制單元

邏輯控制單元的主要功能是根據比較器返回的比較結果，在相應的時鐘沿到來時切換開關，DAC的下極板設置為VREF或0。切換開關時需要考慮開關的切換策略，傳統的切換過程如圖3-5所示，由于差分端信號都需要切換，功耗較大，為了降低功耗，我們采用單調開關的切換策略，如圖3-6所示。

圖3-5 傳統開關切換方式

圖3-6 單調開關切換方式

圖3-7 部分單調開關切換策略

單調式開關在轉換過程中差分兩端的信號會逐漸降低，引起比較器的共模失調，影響SAR ADC的SFDR（無雜散動態(tài)范圍），為減小共模偏移的影響，我們采用“部分單調”的開關策略，在最高位MSB將較小的一端上拉，其他位下拉，這樣共模電平的偏移最小，轉換過程如圖3-7所示。

由于電路中同時存在“上拉”“下拉”兩種不同的操作，需要有兩種不同的邏輯控制單元，電路如圖3-8、3-9所示。

圖3-8 上拉控制單元

圖3-9 下拉控制單元

上拉單元工作原理如下：當時鐘為低時，與非門輸出為“1”，置位端C1為模擬地AVSS，當比較結果到來時，由觸發(fā)器將結果輸送到B1，如果比較結果“1”，經過反相器變?yōu)椤?”，結果保持不變；若比較結果為“0”，經過反相器變?yōu)椤?”，與非門輸出“0”，置位端C1為VREF，完成上拉動作。下拉單元工作過程和上拉單元相反。

控制單元中還包括整個電路的時序的產生，時鐘信號產生電路主要功能是根據輸入時鐘信號，產生控制采樣開關、比較器，以及各個時序開關的時鐘信號，其原理框圖如圖3-10所示：

圖3-10 時序電路框圖

簡單的時序分析可知，電路將產生如圖3-11時序：

圖3-11 時序邏輯圖

其中，采樣時鐘clks為2個clk周期采樣，12個clk周期保持，比較時鐘clkc也保持兩個周期靜止，其后12個周期依次比較。

4. 仿真結果與版圖

4.1 仿真結果

各子模塊搭建完畢后，按框圖將各個子模塊連接起來進行仿真，利用頻率103.2KHz，幅度1.8V的正弦波作為測試用例。仿真結果如圖4-1所示：

圖4-1 SAR ADC瞬態(tài)仿真結果

將仿真結果導出，重建波形后分析頻譜，結果如圖4-2所示：

圖4-2 仿真結果頻譜分析

軟件分析結果為SNR=70.913dB，SFDR=80.857dB，有效位數ENOB=11.438。

4.2 版圖設計

前仿實現功能后我們開始準備版圖，首先對版圖進行整體規(guī)劃，如圖4-3所示：

圖4-3 整體版圖布局

由于SAR ADC是混合信號電路，同時包含數字部分和模擬部分，在整體考量時應盡量減小數字部分對模擬部分的干擾，通過上述布局可實現模擬模塊和數字模塊的隔離，使關鍵信號線上沒有交疊。整體版圖如圖4-4所示。

圖4-4 SAR ADC整體版圖

5. 結論

本次設計采用0.18um CSMC CMOS 1P6M工藝，通過Aether軟件仿真驗證了12位280KS/s的低功耗SAR ADC芯片。本設計采用了部分單調的開關策略，在降低功耗的同時不影響無雜散動態(tài)范圍。設計的后仿結果能夠在采樣頻率280KHz，輸入53KHz正弦波的情況下，信號SNR為66.891dB，SFDR為77.79dB，有效位數10.826位。INL為±0.53LSB，DNL為±0.16LSB。總電流為56uA,不考慮reference電流為40uA，芯片核心面積為836.015um × 603.665um，添加I/O PAD后總面積為1508um × 1508um，達到了設計要求。

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洪祥（1993—），安徽馬鞍山人，碩士研究生，現就讀于北京理工大學。

楊晨晨（1994—），陜西咸陽人，碩士研究生，現就讀于北京理工大學。

張曉潔（1993—），湖北荊州人，碩士研究生，現就讀于北京理工大學。