參數(shù)靈活配置的通用雷達(dá)捷變頻源設(shè)計(jì)

付錢(qián)華,易 淼

(1.西華大學(xué)電氣與電子信息學(xué)院,四川成都610039;2.電子科技大學(xué)信息與軟件工程學(xué)院,四川成都610054;3.宜春學(xué)院物理科學(xué)與工程技術(shù)學(xué)院,江西宜春336000)

0 引言

在現(xiàn)代雷達(dá)應(yīng)用中,由于工作空間和時(shí)間的限制,加之快速反應(yīng)能力和系統(tǒng)綜合性的要求,雷達(dá)必須具備多功能和綜合應(yīng)用的能力[1]。雷達(dá)及其目標(biāo)模擬器系統(tǒng)的激勵(lì)信號(hào)、各種定時(shí)信號(hào)和具有復(fù)雜調(diào)制波形的信號(hào)均由雷達(dá)系統(tǒng)的頻率源來(lái)完成[2],所以頻率源已成為雷達(dá)系統(tǒng)十分關(guān)鍵的技術(shù)之一,其是一種復(fù)雜的多功能組件。常見(jiàn)的方法[3-4]根據(jù)雷達(dá)的線性調(diào)頻工作模式和捷變頻參數(shù)等用途要求進(jìn)行頻率源定制,往往設(shè)計(jì)周期長(zhǎng)、擴(kuò)展性和移植性差。本文利用直接數(shù)字頻率合成器(Direct Digital Synthesis,DDS)的高分辨率、捷變頻、控制靈活、可調(diào)相調(diào)幅和線性調(diào)頻等特點(diǎn),通過(guò)合理的頻率規(guī)劃,利用現(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array,FPGA)控制,一個(gè)DDS產(chǎn)生捷變頻信號(hào),一個(gè)DDS產(chǎn)生線性調(diào)頻信號(hào),與系統(tǒng)時(shí)鐘有效混頻,實(shí)現(xiàn)了一種跳頻帶寬在725～775MHz,能同時(shí)支持捷變頻、點(diǎn)頻和線性調(diào)頻等模式的通用型參數(shù)可大范圍小步進(jìn)靈活配置的雷達(dá)通用頻率源,可擴(kuò)展成工作在不同頻段的雷達(dá)上。

1 DDS結(jié)構(gòu)原理及其輸出頻譜分析

1.1 DDS結(jié)構(gòu)原理

DDS是從相位出發(fā),由不同的相位給出不同的電壓幅度,即相位到正弦幅度變換,最后濾波,平滑輸出所需要的頻率。典型的DDS結(jié)構(gòu)框圖如圖1所示。

圖1 DDS結(jié)構(gòu)框圖

DDS是一個(gè)開(kāi)環(huán)無(wú)反饋系統(tǒng),具有極短的頻率切換時(shí)間。其工作實(shí)質(zhì)就是在每個(gè)系統(tǒng)周期Δt=1/fs下,輸出相位增量Δ?=K·(2π/2N),則輸出信號(hào)頻率為

式中,K為頻率控制字,N為相位累加器的位數(shù)。從式(1)可以看出,DDS的輸出頻率最小為系統(tǒng)時(shí)鐘的1/2N,具有極高的頻率分辨率。根據(jù)奈奎斯特定理,DDS的輸出頻率范圍[5]一般是0～0.4fs,所以輸出頻率相對(duì)帶寬很寬,但工作頻帶受限。

DDS利用兩個(gè)累加器(頻率和相位累加器)構(gòu)成的線性調(diào)頻發(fā)生器能夠產(chǎn)生高速二次時(shí)基信號(hào):

通過(guò)改變頻率累加器的調(diào)頻斜率γ進(jìn)行頻率調(diào)制,改變相位累加器的初始相位φ0進(jìn)行相位調(diào)制,控制加在相位幅度變換器和D/A變換器之間的乘法器乘數(shù)因子A進(jìn)行幅度調(diào)制。

1.2 DDS輸出頻譜分析

根據(jù)式(1),DDS相當(dāng)于一個(gè)分頻器。故從理論上講,DDS輸出信號(hào)相位噪聲為

式中,L fs為輸入系統(tǒng)時(shí)鐘的相噪。由于其他因素的影響,故DDS實(shí)際上輸出相噪會(huì)比理論略差一點(diǎn)。

實(shí)際的DDS通常取較大的相位累加器位數(shù)N值以獲得極高的頻率分辨率,而僅用高P位來(lái)尋址正弦查找表ROM,舍去了低B位,這樣便引入了相位截?cái)嗾`差。由相位截?cái)嘁氲碾s散分量位于:

對(duì)應(yīng)的幅度為

式中,t=l+m,l∈(-∞,∞),m∈(-∞,∞),n∈[1,∞),f x=〈K〉2B·fs/2B。幅度最強(qiáng)的雜散位于處,其幅度為

所以相位截?cái)鄷r(shí)DDS的無(wú)雜散動(dòng)態(tài)范圍[6]為

就現(xiàn)有技術(shù)而言,不可能制作任意分辨率的DAC,往往在正弦查找表ROM中存儲(chǔ)的波形樣點(diǎn)的幅度編碼由有限位二進(jìn)制數(shù)表示,這樣就引入了幅度量化誤差。其信噪比為

式中,W為DAC的量化位數(shù)。這就說(shuō)明W越大,幅度量化的信噪比越高,其對(duì)應(yīng)雜散就越低。

DAC的非線性主要由制造方面的不精確和環(huán)境的影響,包括差分非線性和積分非線性等。其引起的雜散位置為

而雜散電平由DAC的性能決定。

綜上分析,DDS輸出信號(hào)具有良好的相噪特性,但雜散譜線較多。主要來(lái)源有相位截?cái)嘈?yīng)、幅度量化誤差和DAC的非線性。從式(8)～(10)可以看出,只要合理地選擇DDS輸出頻率及其器件型號(hào)(包括DAC的位數(shù)和性能),即可使得輸出頻譜指標(biāo)滿足系統(tǒng)設(shè)計(jì)需求。

2 通用捷變頻源設(shè)計(jì)與實(shí)現(xiàn)

根據(jù)前文的分析,DDS雖然具有很多優(yōu)勢(shì),但也固有一些局限性。本文通過(guò)采用具有良好頻譜純度的100MHz恒溫晶振作為DDS系統(tǒng)時(shí)鐘電路的參考信號(hào),將系統(tǒng)時(shí)鐘與捷變信號(hào)混頻產(chǎn)生捷變的本振信號(hào)825～875MHz,克服DDS輸出頻率不高的瓶頸。最后將線性調(diào)頻基帶信號(hào)調(diào)制到高頻信號(hào)725～775MHz。具體方案框圖如圖2所示。通過(guò)這種變頻的方式有利于DDS選擇具有良好頻譜特性的輸出頻段,也有利于將線性調(diào)頻信號(hào)擴(kuò)展到高頻頻段,通過(guò)高速FPGA控制,使得能夠同時(shí)產(chǎn)生捷變的線性調(diào)頻的信號(hào),整個(gè)系統(tǒng)采用單一晶振,并預(yù)留了擴(kuò)展外部相參時(shí)鐘,保證了系統(tǒng)的相參性。

2.1 設(shè)計(jì)方案選擇

文獻(xiàn)[7]給出了寬帶微波雷達(dá)信號(hào)的合成方法主要有DDS激勵(lì)鎖相環(huán)(Phase-Locked Loop,PLL)方法、PLL環(huán)路內(nèi)插DDS方法、DDS+DS直接倍頻方法和DDS上變頻方法。表1為這4種常用基于DDS的雷達(dá)波形合成技術(shù)的性能對(duì)比。

圖2 通用捷變頻源方案框圖

表1 基于DDS的雷達(dá)波形合成技術(shù)對(duì)比

根據(jù)理論分析和工程經(jīng)驗(yàn),鎖相環(huán)的鎖定時(shí)間至少在微秒量級(jí)。若采用表1中的DDS激勵(lì)PLL,PLL均會(huì)惡化DDS的頻率捷變時(shí)間,使得指標(biāo)無(wú)法達(dá)到系統(tǒng)要求。而對(duì)DDS輸出倍頻時(shí)若倍頻次數(shù)太高,惡化相位噪聲和雜散指標(biāo)越嚴(yán)重,所以在低頻段盡量避免倍頻。綜合考慮實(shí)現(xiàn)的復(fù)雜度,故采用DDS上變頻的方案實(shí)現(xiàn)低頻段通用捷變頻源方案[8]。

2.2 器件選型和關(guān)鍵電路設(shè)計(jì)

從圖2可以看出,通用捷變頻源主要由恒溫晶振、PLL、基帶掃頻DDS、捷變跳頻DDS、混頻器、帶通濾波器、FPGA控制接口和擴(kuò)展單元等組成。

恒溫晶振采用NV45G1480,輸出頻率100MHz,經(jīng)過(guò)實(shí)測(cè)相噪為-152 dBc/Hz@1 k Hz,在中心頻率偏移±20MHz范圍內(nèi)雜散低于-130 d Bc,作為DDS系統(tǒng)時(shí)鐘的參考時(shí)基,FPGA的時(shí)鐘和外部相參時(shí)鐘。

DDS系統(tǒng)時(shí)鐘產(chǎn)生有兩種方法,一種是利用梳狀譜發(fā)生器產(chǎn)生100MHz信號(hào)的諧波信號(hào),再由帶通濾波器抑制無(wú)用的諧波信號(hào),選擇出系統(tǒng)時(shí)鐘。但采用這種方法體積過(guò)大,故采用第二種方法,就是間接鎖相式頻率合成方法。采用的PLL芯片為HITTITE公司的整數(shù)分頻鎖相環(huán)芯片HMC440,該芯片擁有一個(gè)數(shù)字鑒相器和一個(gè)分頻比為2～32的分頻器,其噪底在輸入?yún)⒖碱l率100MHz時(shí)為-153 dBc/Hz@10 k Hz,接近于100MHz晶振相位噪聲,所以其非常適合于寬環(huán)路帶寬和低環(huán)路分頻比的頻率合成器。環(huán)路濾波器采用低成本、通用高速結(jié)型場(chǎng)效應(yīng)管放大器AD825,構(gòu)成的環(huán)路濾波器如圖3所示。壓控振蕩器(VCO)采用UMC公司的UMS-2150-R16,輸出功率一般為12 dBm,單邊帶相位噪聲-75 dBc/Hz@1 k Hz。

圖3 PLL環(huán)路濾波器結(jié)構(gòu)

捷變跳頻DDS采用具有并口配置的AD9858,其頻率調(diào)整字的變化到DAC輸出信號(hào)的變化僅需要83個(gè)系統(tǒng)時(shí)鐘周期,頻率分辨率達(dá)到0.233 Hz。其外圍電路如圖4所示。

圖4 捷變跳頻DDS外圍電路圖

基帶掃頻DDS采用AD9910,其內(nèi)置了14位的DAC,有利于降低幅度量化雜散?？芍С诸l率、相位和幅度調(diào)制的多種組合,既可實(shí)現(xiàn)線性調(diào)頻又可實(shí)現(xiàn)非線性調(diào)頻,非常有利于產(chǎn)生各種雷達(dá)波形和進(jìn)一步的擴(kuò)展。

為了有效地抑制DDS輸出信號(hào)遠(yuǎn)端雜散和混頻器等的非線性帶來(lái)的交調(diào)雜散,可以在DDS輸出端增加一個(gè)帶通濾波器。125～175MHz帶通濾波器電路及其S21參數(shù)仿真圖如圖5和圖6所示。

圖5 125～175MHz帶通濾波器電路圖

圖6 125～175MHz S21參數(shù)仿真圖

2.3 關(guān)鍵指標(biāo)和性能分析

DDS輸出信號(hào)頻率低于其系統(tǒng)時(shí)鐘的1/8,故DDS的輸出信號(hào)相位噪聲(-140 d Bc/Hz@1 k Hz)遠(yuǎn)優(yōu)于系統(tǒng)時(shí)鐘1 GHz的相位噪聲,故整個(gè)通用捷變頻源的相位噪聲主要取決于1 GHz鎖相環(huán)。而1 GHz PLL經(jīng)過(guò)實(shí)測(cè),輸出信號(hào)相位可以達(dá)到-121 d Bc/Hz@1 k Hz。

AD9858和AD9910分別在選擇的輸出頻段范圍內(nèi)的寬帶無(wú)雜散動(dòng)態(tài)范圍為63 d Bc和67 dBc,為保證整個(gè)系統(tǒng)的輸出雜散優(yōu)于60 dBc,則要求混頻器不允許低階交調(diào)落入通頻帶或者過(guò)渡帶?；祛l器1和2的交調(diào)頻點(diǎn)計(jì)算如表2和表3所示。從表中可以看出,通過(guò)合理的頻率規(guī)劃,落入通頻帶和過(guò)渡帶的交調(diào)階數(shù)均在五階以上,通過(guò)硬件的調(diào)試可以確保雜散指標(biāo)滿足系統(tǒng)要求,有效地避免兩個(gè)DDS輸出頻點(diǎn)相互干擾的問(wèn)題。

表2 混頻器1(f1=80～120MHz,f2=825～875MHz)的交調(diào)計(jì)算

表3 混頻器2(f1=125～175MHz,f2=1 GHz)的交調(diào)計(jì)算

2.4 控制接口設(shè)計(jì)

由于該通用捷變頻率源覆蓋的模式眾多,跳頻點(diǎn)數(shù)就達(dá)100萬(wàn)個(gè),還有不同時(shí)間和帶寬的線性調(diào)頻組合,故其接口電路需要對(duì)命令字按地址進(jìn)行編碼。以跳頻中心頻點(diǎn)為例進(jìn)行說(shuō)明,首先跳頻命令字就至少需要20位數(shù)據(jù)進(jìn)行區(qū)分這106個(gè)跳頻點(diǎn)。為節(jié)省數(shù)據(jù)接口線位數(shù),可以每次送8位數(shù)據(jù)給高速FPGA進(jìn)行鎖存,這樣就需要送3次數(shù)據(jù),通過(guò)命令字地址進(jìn)行區(qū)分。接口指令編碼格式如表4所示。

表4 接口指令編碼表

若后面的擴(kuò)展單元利用點(diǎn)頻源擴(kuò)展了工作頻帶,則中心頻率控制字的高4位可以用來(lái)控制點(diǎn)頻源,整個(gè)系統(tǒng)就可擴(kuò)展到工作帶寬為50MHz的16倍(即800MHz)。

高速FPGA在接收完成對(duì)應(yīng)的指令字后進(jìn)行運(yùn)算轉(zhuǎn)換得出DDS的頻率調(diào)整字、數(shù)字斜坡限制、數(shù)字斜坡步長(zhǎng)、數(shù)字斜坡速率等,然后通過(guò)串口(AD9910)或者并口(AD9858)對(duì)DDS編程控制。

2.5 系統(tǒng)擴(kuò)展方案

通過(guò)開(kāi)關(guān)切換的方法選擇點(diǎn)頻源可以讓通用捷變頻源擴(kuò)展到更高的不同頻段和更寬的工作頻帶。圖7為一種毫米波雷達(dá)頻率源擴(kuò)展方案,首先通過(guò)頻標(biāo)發(fā)射器1和混頻器1將工作頻帶擴(kuò)展到100MHz,然后通過(guò)二次變頻和倍頻可以將工作頻帶擴(kuò)展到幾個(gè)GHz。

圖7 毫米波雷達(dá)頻率源擴(kuò)展方案

3 通用捷變頻源實(shí)測(cè)結(jié)果

采用羅德與施瓦茨公司的信號(hào)源分析儀FSUP對(duì)通用捷變頻源的相位噪聲雜散、線性調(diào)頻和跳頻時(shí)間的部分測(cè)試圖如圖8～10所示。

經(jīng)過(guò)實(shí)測(cè),系統(tǒng)輸出的各頻點(diǎn)相位噪聲優(yōu)于-115 d Bc/Hz@1 k Hz,典型的雜散值優(yōu)于-70 d Bc,輸出頻率在775MHz附近最差,但也優(yōu)于-63 d Bc。線性調(diào)頻時(shí)間和帶寬可按照4 ns和5 Hz步進(jìn)在4～4 000μs和100 k Hz～40MHz范圍內(nèi)任意設(shè)置。跳頻和多普勒頻移分辨率為1 Hz,捷變調(diào)頻時(shí)間達(dá)到886 ns。

圖8 帶內(nèi)相噪雜散實(shí)測(cè)結(jié)果

圖9 線性調(diào)頻信號(hào)時(shí)頻域?qū)崪y(cè)結(jié)果

圖10 跳頻時(shí)間實(shí)測(cè)結(jié)果

4 結(jié)束語(yǔ)

設(shè)計(jì)通用型雷達(dá)頻率源,不僅需要兼顧各種雷達(dá)工作的模式和產(chǎn)生不同斜率的調(diào)頻信號(hào)波形,還需要考慮其是否易擴(kuò)展性,輸出的信號(hào)頻譜指標(biāo)有足夠的裕量進(jìn)行擴(kuò)展,這對(duì)方案的選擇和頻率規(guī)劃提出了更高的要求。本文首先通過(guò)分析DDS的內(nèi)部結(jié)構(gòu)和輸出頻譜特性,對(duì)比了4種方案,結(jié)合目前器件工藝水平,設(shè)計(jì)的通用型雷達(dá)捷變頻源指標(biāo)經(jīng)過(guò)實(shí)測(cè),符合系統(tǒng)設(shè)計(jì)要求,為快速研制各類(lèi)型和頻段的雷達(dá)頻率源提供了重要的參考價(jià)值。

[1]向敬成,張明友.雷達(dá)系統(tǒng)[M].北京:電子工業(yè)出版社,2001:2.

[2]張?chǎng)?李彩華,黃仰博,等.基于混合時(shí)鐘三階DDS的信號(hào)多普勒模擬方法[J].國(guó)防科技大學(xué)學(xué)報(bào),2014:36(2):134-139.

[3]XU Xin,TANG Xiaohong,WU Tao.A DDS-Based C-Band Wideband Agile Frequency Synthesizer[C]∥2013 International Workshop on Microwave and Millimeter Wave Circuits and System Technology,Chengdu:IEEE,2013:324-327.

[4]CUI Weibo,ZHANG Xiao,LU Xiao,et al.The Design of High Performance X-Band Frequency Synthesizer Based on DDS and PLL[C]∥2013 Cross Strait Quad-Regional Radio Science and Wireless Technology Conference,Chengdu:IEEE,2013:97-100.

[5]MA Haihong,TANG Xiaohong.Design of 3 mm Band Hopping Frequency Synthesizer[J].International Journal of Infrared and Millimeter Waves,2008,29(7):704-711.

[6]胡仕兵,汪學(xué)剛,姒強(qiáng).直接數(shù)字頻率合成技術(shù)雜散信號(hào)頻譜性能分析[J].電路與系統(tǒng)學(xué)報(bào),2009,14(5):87-91.

[7]費(fèi)元春,蘇廣川,米紅,等.寬帶雷達(dá)信號(hào)產(chǎn)生技術(shù)[M].北京:國(guó)防工業(yè)出版社,2002:1-49,63-95.

[8]陳菡,譚劍美.DDS線性調(diào)頻信號(hào)時(shí)鐘抖動(dòng)誤差分析[J].雷達(dá)科學(xué)與技術(shù),2012,10(3):328-331.CHEN Han,TAN Jianmei.Analysis of Clock Jitter Error in LFM Waveforms Based on DDS[J].Radar Science and Technology,2012,10(3):328-331.(in Chinese)