寬帶數(shù)字波形產(chǎn)生中的廣義多相濾波>

(中國電子科技集團(tuán)公司第三十八研究所,安徽合肥230088)

0 引言

近年來,隨著雷達(dá)、通信與電子對抗技術(shù)的不斷更新,要求數(shù)字波形產(chǎn)生系統(tǒng)的帶寬不斷增加,這同時給數(shù)模變換器件(DAC)和數(shù)字信號處理器件帶來了巨大挑戰(zhàn)。隨著DAC技術(shù)的高速發(fā)展,數(shù)字信號處理器件對數(shù)字波形產(chǎn)生系統(tǒng)的帶寬的制約尤為明顯。多相濾波理論的提出有效緩解了數(shù)字信號處理器件對寬帶數(shù)字波形產(chǎn)生的制約,其濾波器位于內(nèi)插器之前,即濾波是在提速之前進(jìn)行的,大大降低了對信號處理器件運算速度的要求,提高了系統(tǒng)的實時處理能力[1-2]。多相濾波的本質(zhì)是在進(jìn)行數(shù)字濾波的同時實現(xiàn)了內(nèi)插。

傳統(tǒng)多相濾波算法將濾波處理的速度降為輸出信號速度的1/I(I為多相合成的階數(shù)),并實現(xiàn)了I倍內(nèi)插,即多相合成的階數(shù)與內(nèi)插比是一致的[3]。在工程實踐中這只是一種特殊情形,一個經(jīng)常遇到的情形是多相合成的階數(shù)與所需的內(nèi)插比并不一致。筆者在研究傳統(tǒng)多相濾波算法的基礎(chǔ)上,試圖通過一種“廣義多相濾波”的概念,為這兩種情形找到一種統(tǒng)一的表述方式,使得多相濾波在實現(xiàn)K倍降速(K為多相合成的階數(shù))的同時進(jìn)行I倍內(nèi)插(I為內(nèi)插比,K=I或者K≠I)。

1 廣義多相濾波

不同于抽取系統(tǒng)所要求的對輸入數(shù)據(jù)進(jìn)行多相分解[4],內(nèi)插系統(tǒng)在使用多相濾波時,需要對原型濾波器系數(shù)進(jìn)行多相分解后完成分支濾波,輸出多路并行數(shù)據(jù),再進(jìn)行多項合成[5],從而實現(xiàn)所需處理速度的上升,如圖1所示,虛線框內(nèi)即為多相合成的過程。在寬帶數(shù)字波形產(chǎn)生的工程應(yīng)用中,信號處理器件輸出的并行數(shù)據(jù)在進(jìn)入DAC之前往往需要進(jìn)行并串轉(zhuǎn)換,這一并串轉(zhuǎn)換過程正好實現(xiàn)了多相濾波所需的多相合成操作[6]。

多相合成的階數(shù)主要由兩個因素決定,一是數(shù)字信號處理器件的處理速度,二是實現(xiàn)多相合成的硬件結(jié)構(gòu)。如某寬帶波形產(chǎn)生系統(tǒng),需要通過數(shù)字上變頻和數(shù)模轉(zhuǎn)換產(chǎn)生中心頻率500MHz、帶寬400MHz的中頻信號,使用現(xiàn)場可編程門陣列(FPGA)作為數(shù)字信號處理器件,在FPGA中對要送給DAC的高速數(shù)字信號進(jìn)行并串轉(zhuǎn)換。為了減少芯片輸出引腳數(shù),DAC輸入的高速數(shù)據(jù)采用1∶2數(shù)據(jù)復(fù)用器(DEMUX)和DDR格式,而集成在該FPGA中的并串轉(zhuǎn)換器的轉(zhuǎn)換比只能是固定的4,6,8,10和14。故多項合成的階數(shù)為8,12,16,20,28這5種,這就是多相合成的階數(shù)受實際硬件結(jié)構(gòu)影響的典型情形。

對于一個多速率信號處理系統(tǒng),其內(nèi)插比主要由轉(zhuǎn)換速率和信號帶寬決定,比如在上述數(shù)字波形產(chǎn)生系統(tǒng),當(dāng)轉(zhuǎn)換速率為2 000MHz時,內(nèi)插比不能超過4,否則便不能滿足系統(tǒng)帶寬對輸入信號速率的需求。

針對這里遇到的多相合成的階數(shù)K與內(nèi)插比I不一致的情形,為了實現(xiàn)對I倍內(nèi)插數(shù)據(jù)的K階多相合成(I≤K,m=K/I為正整數(shù)),可以在傳統(tǒng)多相濾波的基礎(chǔ)上進(jìn)行m-1倍“補(bǔ)相”操作,使其輸出為并行的K路數(shù)據(jù)。如圖2所示,圖中X′(n)為輸入數(shù)據(jù),X″(n)為補(bǔ)相數(shù)據(jù),X′(n)和X″(n)分別完成I倍內(nèi)插濾波,生成時間交織(time-interleaved)信號,m路時間交織信號合成后輸出K路并行數(shù)據(jù)(K≥I)。

圖2 “補(bǔ)相”示意圖

相比于通常頻域上的濾波抽取分析,在時域上考察內(nèi)插濾波過程則更為簡潔與直觀,如圖3所示。

圖3 內(nèi)插濾波過程

設(shè)圖中FIR濾波器的單位脈沖響應(yīng)為h(n),設(shè)定濾波器的階數(shù)為p×m×I-1,p為正整數(shù),m為并行輸入路數(shù),I為內(nèi)插倍數(shù),則

由內(nèi)插原理可知,

聯(lián)立式(1)與式(2),可得傳統(tǒng)多項濾波器的I個輸出分支:

針對圖3中的m×I個輸出分支,將式(3)進(jìn)一步展開,可得

由此得到內(nèi)插濾波器的廣義多項濾波架構(gòu),如圖4所示。

圖4中共有m×I路(即為K項)輸出,每連續(xù)I路數(shù)據(jù)組成一個廣義多項濾波器分支,故有m路濾波器分支。每個分支濾波器的實現(xiàn)架構(gòu)如圖5所示,基于傳統(tǒng)的多項濾波器架構(gòu),只是將數(shù)據(jù)輸入改為由寄存器組構(gòu)成的數(shù)據(jù)矩陣。最后一路分支為輸入數(shù)據(jù)產(chǎn)生的多項濾波結(jié)果,其余m-1路分支即為補(bǔ)相數(shù)據(jù)產(chǎn)生的多項濾波結(jié)果。輸入支路與各補(bǔ)相支路擁有相同的多項濾波器組,但濾波器輸入數(shù)據(jù)依次存在單位時延。

圖4 內(nèi)插濾波的廣義多項濾波架構(gòu)

圖5 廣義多相濾波器分支

由此可得到廣義多相濾波的具體步驟如下:

1)將m路并行輸入數(shù)據(jù)進(jìn)行m-1級單位延時,形成m組m路并行數(shù)據(jù),作為分支濾波器的輸入;

2)選定內(nèi)插低通原型濾波器的階數(shù)位p×m×I-1,以I為間隔對濾波器系數(shù)進(jìn)行抽取重排,形成I組多項濾波器組,每組系數(shù)為p×m個;

3)對每個分支濾波器的m路并行數(shù)據(jù)寄存p-1級,形成m行×p列的數(shù)據(jù)矩陣,共p×m個有效數(shù)據(jù);

4)對于每個分支濾波器,用3)中數(shù)據(jù)和2)中濾波器系數(shù)作卷積運算,形成I路分支濾波輸出;

5)基于m組分支濾波器,重復(fù)完成4)中運算,最后形成m×I路并行數(shù)據(jù)輸出。

2 基于廣義多相濾波的L波段數(shù)字波形產(chǎn)生

2.1 數(shù)字波形產(chǎn)生架構(gòu)

以上文所述寬帶數(shù)字波形產(chǎn)生為例,通過光纖接收基帶數(shù)字信號,再經(jīng)過廣義多項濾波和正交混頻生成中頻為500MHz、帶寬為400MHz的數(shù)字信號。選用具有混頻模式(Mix-Mode)的DAC芯片,DAC轉(zhuǎn)換速率為2 GS/s時,可直接生成中頻為1 500MHz、帶寬為400MHz的L波段中頻模擬信號,如圖6所示。

圖6 基于廣義多相濾波的數(shù)字波形產(chǎn)生架構(gòu)

DAC采用某公司XXX9739芯片,最高轉(zhuǎn)換速率為2.5 GS/s,基帶或混頻模式可供選擇。該芯片輸入為兩路高速并行LVDS信號(內(nèi)置1∶2數(shù)據(jù)復(fù)用器),以DDR模式傳輸。為了滿足高速源同步系統(tǒng)的應(yīng)用需求,所用FPGA中集成了具有專用時鐘和邏輯性能的并串轉(zhuǎn)換器,當(dāng)輸出數(shù)據(jù)采用DDR模式時,該并串轉(zhuǎn)換器的轉(zhuǎn)換比可以為4,6,8,10,14?？紤]到后續(xù)處理資源的使用,選用的轉(zhuǎn)換比為4,此時并串轉(zhuǎn)換器的輸入為八路250 MS/s并行數(shù)字信號,輸出為兩路1 GS/s的并行數(shù)字信號。

由于轉(zhuǎn)換速率和信號中心頻率之間正好滿足最佳采樣率的要求,在進(jìn)行數(shù)字混頻時可以避免乘法器的使用,直接與“1,0,-1,0”和“0,-1,0,1”相乘即完成數(shù)字混頻和正交變換。不難根據(jù)前述的并串轉(zhuǎn)換比推導(dǎo)出每一路250MHz信號的轉(zhuǎn)換規(guī)律,比如第一路應(yīng)依次乘以“1,-1,1,-1,…”第二路為全0,以此類推。全0的無效數(shù)據(jù)使得廣義多項濾波器的一半濾波支路可被省去,大大節(jié)省了硬件資源。

在該數(shù)字波形產(chǎn)生中,信號帶寬達(dá)400MHz,為了保證一定的過采樣,基帶數(shù)據(jù)率選為500 MS/s。由于數(shù)字信號處理硬件的限制,無法直接工作在500MHz這樣高的運算速度上,只能采用并行降速的方法,將數(shù)據(jù)率降為兩路250 MS/s。傳統(tǒng)的多相濾波方法已無法直接使用,需要采用廣義多相濾波架構(gòu),進(jìn)行m=2倍補(bǔ)相,內(nèi)插因子I=4,多相合成因子m×I=8。廣義多相濾波共輸出八路250 MS/s信號,等效數(shù)據(jù)率為2 GS/s,與DAC接口速率相匹配。同時,廣義多相濾波還為實際應(yīng)用提供了更多的選擇。比如,當(dāng)帶寬更寬時,可以令m=8,I=1,即不對數(shù)據(jù)進(jìn)行內(nèi)插操作,但是同樣可以通過多相濾波降低處理速率,而當(dāng)帶寬更窄時,可以令m=1,I=8,此時成了傳統(tǒng)的多相濾波,它是廣義多相濾波的一個特例。由此可見,設(shè)計者可以在廣義多相濾波概念的框架內(nèi)靈活進(jìn)行速度與面積的互換。

2.2 仿真驗證

為了對所述廣義多相濾波及數(shù)字波形產(chǎn)生進(jìn)行驗證,使用 Matlab軟件產(chǎn)生測試數(shù)據(jù),使用Verilog語言實現(xiàn)上述功能模塊,在目標(biāo)芯片中進(jìn)行布局布線,將產(chǎn)生的網(wǎng)表文件和測試數(shù)據(jù)一起導(dǎo)入Modelsim軟件進(jìn)行仿真,并使用Matlab讀出仿真結(jié)果。

假定輸入基帶信號速率500 MS/s,帶寬400MHz,輸出數(shù)字中頻為500MHz,按上述架構(gòu)實現(xiàn)數(shù)字波形產(chǎn)生系統(tǒng),其中廣義多相濾波的階數(shù)為p×m×I-1=8×4×2-1=63階,輸出時域信號如圖7所示,圖7(a)為輸入數(shù)據(jù)的同相/正交分量,圖7(b)為補(bǔ)相數(shù)據(jù)的同相/正交分量。圖8為經(jīng)過廣義多相濾波和上變頻后的時域波形和頻譜。

圖7 廣義多相濾波輸入信號時域波形

圖8 廣義多相濾波輸出信號時域波形和頻譜

2.3 硬件資源評估

上述廣義多相濾波(64階FIR濾波)的綜合結(jié)果在某FPGA芯片上進(jìn)行布局布線,所需的資源如下:

Number of Slice Registers:3 968

Number of Slice LUTs:3 445

Number of DSP48E1s:128(即128個18×25乘法器)

這里重點關(guān)注的是乘法器資源的使用,64階FIR濾波器在進(jìn)行m=2廣義多相濾波時,需要128個18×25乘法器。對于進(jìn)行m=1的廣義多相濾波,即傳統(tǒng)多相濾波時,所需的乘法器資源為64個18×25乘法器。這說明廣義多相濾波對乘法器資源的需求正比于補(bǔ)相數(shù)m(m=K/I,即多相合成的階數(shù)和內(nèi)插比之間的比例)。設(shè)計者可以靈活調(diào)節(jié)m值,按實際需求在速度與面積之間進(jìn)行權(quán)衡。

3 結(jié)束語

本文所述廣義多相濾波解決了工程中常見的多相合成的階數(shù)與所需內(nèi)插比不一致的問題,傳統(tǒng)多相濾波器可以看作廣義多相濾波在m=1時的一個特例。本文在廣義多相濾波的基礎(chǔ)上構(gòu)建了一個寬帶數(shù)字波形產(chǎn)生系統(tǒng),仿真驗證表明,該算法能夠滿足寬帶數(shù)字波形產(chǎn)生的使用要求,為工程實踐中的速度與面積互換原則提供了一種新的理解方式。廣義多相濾波通用性強(qiáng),可用來構(gòu)建寬帶數(shù)字波形產(chǎn)生系統(tǒng)中的各種內(nèi)插濾波器。

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