逐次逼近（SAR）模數(shù)轉換器進展

劉萌，馬奎，劉嬌，傅興華

（貴州大學電子科學系貴州省微納電子與軟件重點實驗室，貴州貴陽550025）

逐次逼近模數(shù)轉換器（SAR-ADC），具有中等速度與精度，低成本和低功耗的綜合優(yōu)勢。在工業(yè)控制、醫(yī)學儀器、隨身設備、軍事偵察等多方面應用廣泛。近些年來，SAR-ADC在追求低功耗的道路上取得不少亮點。其中在DAC部分的不轉換窗口的概念[1]（no-switching window）比傳統(tǒng)二進制逼近節(jié)省50%左右的功耗。在此基礎上又提出了時間窗口（time-based fixed window）概念[2]，電源電壓只有0.5 V，在100 kS/s速度下功耗FOM只有3.9fJ/conversion-step。在數(shù)字邏輯部分采用基于計數(shù)器的結構，可以比傳統(tǒng)SAR邏輯電路減少30%功耗。此外隨著CMOS器件速度的不斷增長，SARADC也逐漸滲透到了高速領域，建立起fast conversion loop的概念。采用時間交織技術（time-interleaved）的SAR-ADC已經(jīng)達到了7bit精度下1.5 GS/s的采樣速率[3]?？紤]到通道間的不匹配，需要添加額外的校準電路。最近的2bit/cycle的技術[4]提供了新選擇，即每個循環(huán)兩次逼近。在8位精度下也達到了400 M/s的速度。隨著CMOS電路尺寸縮小，規(guī)模的增大，晶體管或運放的固有增益降低。使得對運放要求相對較低的SAR結構模數(shù)轉換器更加受到歡迎。因此，最近的研究都集中到SAR模數(shù)轉換器上。

1 逐次逼近型模數(shù)轉換器基本結構

SAR-ADC主要模塊包括S/H電路、數(shù)模轉換器（DAC）、比較器、邏輯控制電路等。如圖1。通過Vi與不同權重的Vref比較來逼近Vi，并輸出編碼。

圖1 SAR-ADC的主要結構Fig.1 Mian structure of SAR-ADC

2 SAR ADC中的數(shù)模轉換器（DAC）

2.1 DAC的主要結構

DAC有電壓定標型、電流定標型、電荷定標型。其中多采用電荷定標（CDAC），功耗較低且不需要專門采樣保持電路。CDAC由二進制權重電容陣列，LSB等值電容、開關和比較器組成。圖2為2位的電容陣列與轉換步驟。首先對信號進行采樣與保持。之后通過將MSB電容接Vref來產(chǎn)生1/2Vref（電荷再分配），并進行比較。以此類推完成二進制搜索算法，直到最低位（LSB）結束。

隨著分辨率（位數(shù)）的增加，電容值也成指數(shù)增加。采樣充放電時間延長，轉換速度下降。可使用橋接電容來構成分段電容陣列。如圖3所示。

圖2 電容陣列轉換步驟Fig.2 Conversion of CDAC

圖3 整數(shù)橋接電容Fig.3 Integral split-CDAC

由一個橋接電容Cs將電容陣列分為高位電容與低位電容。并使得∑C低位電容+CS=C高位單位電容。為使橋接電容為整數(shù)，會在低位電容陣列上加個接地電容CF。橋接電容CS與低位接地電容CF的大小關系由電荷再分配決定。具體的計算不再詳述。以圖中結構為例，最后得到M、N的關系為：

當N=1時，M=-1，這表示去掉低位電容陣列中的一個單位電容。以8位電容為例，電容總量由原來的256 C減小到32 C。

2.2 DAC的精度

影響DAC精度的主要有兩個方面：電容失配以及噪聲。圖3中的虛線部分是簡單的寄生電容模型。CP2、CP3存在于金屬與襯底間。CP1存在于金屬之間。通常這些非理想因素限制了DAC的精度，也限制了單位電容的最小值。

為了減少電容間的失配，通常選用匹配度較好的MIM（Metal-insulator-Metal）電容或者（fringe capacitor）邊緣電容。失配率從傳統(tǒng)HPP電容2.3%提升到MIM電容（高k值）的0.3%·μm[5]。尤其邊緣電容在小電容（1.2 fF）匹配度方面同樣能達到0.8%[6]。對于高精度DAC通常需要引入校準。

2.3 DAC的速度

基于電荷定標結構的DAC的速度主要與電容充放電速度的快慢有關。DAC的建立過程是輸出電壓對階躍輸入的響應：Vout（t）=Vstep（1-e-t/τ）

這里的Vstep是各位的臺階電壓，大小為Vref/2i。其中建立誤差為Vstep×e-t/τ，大小要小于0.5LSB。則（N+1-i）ln2

因此減小時間常數(shù)可以提高處理速度，做法是減小電容大小與開關的導通電阻。單純的NMOS或PMOS在導通電阻參數(shù)上并不能滿足要求。通常采用CMOS傳輸門，保證分別在低電壓與高電壓下的低導通電阻。另外開關還有兩個主要的非理想效應：電荷注入和時鐘饋通。消除電荷注入的方法有：增加由CLK虛擬開關、NMOS與PMOS的互補開關以及采用差動電路。時鐘饋通效應可以采用差分時鐘饋通衰減技術（DCFA-Differential Clock Feed-through Attenuation）。通過電容與運放對電壓進行保持，衰減后的時鐘饋通由傳統(tǒng)結構的12.0 μA降到了0.27 μA。另外增加冗余或采用雙速時鐘可以加快DAC速度。

2.4 DAC功耗

DAC的功耗主要為轉換過程中對電容充放電時的功耗。以2位CDAC為例。

最高位是1時，Vin＞Vref，MSB-1位由接地轉為接Vref，稱為向上偏轉。這時功耗為

MSB-1位電容功耗：

Ec=2CVref[（-Vin+1/2Vref）-（-Vin+3/4Vref-Vref）]=3/2V2ref

MSB電容功耗：

E2C=4CVref[（-Vin+1/2Vref-Vref）-（-Vin+3/4Vref-Vref）]=-CV2ref

最高位是0時，Vin＜Vref，MSB位由Vref轉為接地，MSB-1由接地轉為接Vref。成為向下偏轉。這時的功耗為MSB-1位電容

Ec=2CVref[（-Vin+1/2Vref）-（-Vin+1/4Vref-Vref）]=5/2CV2ref

因為第一步的充電電荷，在第二步中被接地釋放掉了。所以向下偏轉過程功耗比較大。同理依次得出之后的各個轉換過程的能耗，在圖2中標出。

最近幾年對低功耗領域的探索，獲得了很多成果。其中一種為的轉換模式。其采用了差分結構，可有效減小共模噪聲、偶次諧波失真以及失配電壓的影響。電容的轉換是基于VCM向Vref和GND轉換的，電容充放電電荷數(shù)減少。功耗在傳統(tǒng)分段結構基礎上節(jié)省了80%[7]。并且開關數(shù)量由原來的12n-2減小到6n-4。具體轉換步驟如圖4所示。

為解決向下偏轉功耗過高這個問題，可以采用一種新的轉換方式：monotonic轉換方式[8]。總的CDAC功耗為傳統(tǒng)二進制的19%。Monotonic轉換采用頂極板采樣，將本來需要的2N個開關減少到2個。具體的偏轉波形如圖5所示。

圖4 Vcm-based轉換模式Fig.4 Vcm-based conversion

此外巧妙利用與地的轉接可以實現(xiàn)對N位轉化，只需要進行N-2次轉換（tri-level）[9]。功耗中減小了MSB、MSB-1位電容的功耗。面積也只為普通二進制電容的4.7%。另外還有通過在DAC輸出加電阻分壓的方式進行每次兩位轉換的方法。

圖5 傳統(tǒng)與monotonic偏轉波形比較Fig.5 Comparison of traditional and monotonic switching procedure

3 SAR-ADC中的比較器

比較器是ADC中重要的一個模塊。對低功耗SAR-ADC來說，可以采用動態(tài)的預防大鎖存比較器?；蛘呋跁r域（time-domain）的比較器[10]，用壓控延時串產(chǎn)生時間信號，并通過鑒相器比較大小。也可以采用兩個動態(tài)比較器，噪聲小、功耗高的比較器只用作后幾位精細比較。保證精度的同時控制功耗。

要提高比較器的速度，通常的方式是降低響應時間。也要避免亞穩(wěn)態(tài)現(xiàn)象（meta-stability）[11]?？梢圆捎枚嗉壉容^器或故意失調技術。通過一個固定失調（4LSB）的比較器提高微小輸入信號時的速度，且誤碼率降低到1.9×10-12[12]。另外增加一個亞穩(wěn)態(tài)檢查器MD（meta-stable detector）可實現(xiàn)比較區(qū)域三級劃分。避免亞穩(wěn)態(tài)的同時，還可以提高SNR（中區(qū)域占50%下，SNR提高6 dB）[13]。

對高精度的要求則需要處理失調與噪聲。通過對晶體管參數(shù)的合理調整，失調電壓可以減少50%以上[14]。消除失調的方法還有輸入失調存儲（IOS）、輸出失調存儲（OOS）、調整輸入管閾值電壓（失調降到0.25LSB[15]）、輸入管漏源間并聯(lián)電阻（失調降到50 μV[16]）等。對鎖存結構來說，還要考慮回踢噪聲的消除?？梢詫㈡i存輸出節(jié)點與輸入管的漏極隔離，或在左右支路間添加中和電容。

4 校準方法

由于非線性以及失調的影響，對于SAR ADC在要求精度達到12bit時，通常需要加入校準電路才能滿足要求。然而每種校準方法幾乎都需要在模擬電路上做相應的改變，所以特定的結構搭配相應的校準。下面介紹幾種典型的校準方式。

4.1 自校準電路

Hae-Seung Lee首先提出的自校準電路，基本原理為在采樣前對電容陣列進行匹配校準，產(chǎn)生誤差編碼。然后在輸入或輸出上加上誤差碼進行校準[17]。這種先測量誤差，再校準的方式，也稱為前臺校準。優(yōu)點是易于實現(xiàn)，校準速度快。缺點是不能實時調整誤差。文獻[18]則通過在電容上并列比單位電容更小的電容來校準失配。這也在一定程度上彌補了比較器的輸入失調電壓。缺點是更小電容沒有進行匹配測試，且不能完全校準失調。

4.2 冗余（redundancy）校準

所謂冗余，是指在DAC轉換過程中增加一位轉換，逼近區(qū)域重疊部分為冗余，是一種DAC直接校準的技術[19]。冗余的采用是來減少DAC不完全建立產(chǎn)生的誤差。以4位DAC為例，在傳統(tǒng)權重中增加冗余電容4C[20]，權重為8、4、4、2、1。具體的建立步驟如圖6所示。

圖6 建立過程Fig.6 DAC setup

理想建立過程中，可以看到DAC在每個時鐘周期都達到了相應的參考電壓水平。在不完全建立過程中，由于第一位的DAC輸出沒有達到，使得下個周期進入了錯誤的比較范圍。即使之后每一步都能完全建立，最后的輸出編碼仍偏離正常的值。圖5-1（c）因為增加了一個冗余電容4c，所以轉換次數(shù)增加到5次，但最后逼近到正確范圍。輸出編碼增加到5位，經(jīng)過轉碼可以轉換為正常4位編碼。

4.3 基于抖動（dither）的校準電路

基于抖動校準ADC的技術在之前的流水線型ADC應用較多，但是用在SAR-ADC上是在2012年才實現(xiàn)的[21]。方法是在輸入端加入一個偽隨機碼（抖動噪聲），輸出端利用數(shù)字電路進行噪聲消除。這種信號采樣同時進行誤差測量與校準的方式也稱為后臺校準。其基本原理如圖7所示。

圖7 抖動校準的基本結構Fig.7 Structure of dither calibration

整個過程實質上是用抖動頻譜來平均其他噪聲頻譜。具體的抖動信號，也分為寬帶小信號、寬帶大信號、窄帶大信號等。通常寬帶抖動需要額外的減法結構去除，而窄帶抖動信號可以通過數(shù)字濾波實現(xiàn)。表1列出了以上3種校準方式的效果。

表1 3種校準技術對比Tab.1 Compare of calibration methods

5 結束語

SAR-ADC的主要特點是低功耗，并且在速度與精度方面有很高的可塑性，綜合性能具有優(yōu)勢。SAR-ADC的功耗主要由其中的DAC和比較器決定，首先可以從降低每次逼近的功耗與逼近次數(shù)兩個方面來提高DAC的速度，從而減少SAR-ADC的轉換功耗。另外，在低電壓低功耗條件下采用基于時域的比較器，可以減小比較器的電壓依賴與功耗。為降低電路復雜性、提高系統(tǒng)的抗干擾能力，SAR-ADC的校準方法多采用數(shù)字電路來實現(xiàn)。論文通過對SAR-ADC的分析與回顧，結合實際需要，總結得出SAR-ADC將繼續(xù)向更高速度、更高精度、更低功耗方向發(fā)展。

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