工程設(shè)計(jì)中的典型信號完整性問題及其設(shè)計(jì)策略

童向杰,徐 錚,謝鳳玲

(中興通訊股份有限公司)

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工程設(shè)計(jì)中的典型信號完整性問題及其設(shè)計(jì)策略

童向杰*,徐 錚,謝鳳玲

(中興通訊股份有限公司)

隨著處理器能力的增強(qiáng),對時(shí)鐘和數(shù)據(jù)傳輸?shù)乃俾室笠搽S之增強(qiáng),否則處理器能力就很難得到發(fā)揮。但是如果此時(shí)在設(shè)計(jì)中不充分考慮信號完整性問題,就很可能帶來性能甚至功能實(shí)現(xiàn)的問題,比如,調(diào)試中系統(tǒng)只能最高工作到某個(gè)頻率,而這個(gè)頻率卻是低于系統(tǒng)最優(yōu)工作頻率的,即系統(tǒng)只能降額工作,通常該類系統(tǒng)在設(shè)計(jì)中很可能遇到了信號完整性問題。針對移動(dòng)終端設(shè)計(jì)中(尤其是智能移動(dòng)終端)的實(shí)際案例進(jìn)行分析,包括進(jìn)行了必要的仿真,有效解決了項(xiàng)目研發(fā)過程中所遇到的由反射和串?dāng)_引起的信號完整性問題,在此基礎(chǔ)上,給出了工程設(shè)計(jì)中關(guān)于信號完整性設(shè)計(jì)的若干建議,作為后續(xù)相關(guān)高速信號完整性工程設(shè)計(jì)實(shí)踐的參考。

信號完整性;反射;串?dāng)_

眾所周知,智能移動(dòng)終端的典型特征是具有應(yīng)用處理器(Application Processor),具有非常強(qiáng)的數(shù)據(jù)處理能力,而且應(yīng)用處理器也從單核向多核處理器方向發(fā)展,目前主流智能終端基本上是4核,而且主頻都在1 GHz以上。包括智能終端的圖像處理能力也越來越強(qiáng),像素也越來越高,這樣數(shù)據(jù)量成倍增加,同時(shí)為了兼顧用戶體驗(yàn),即拍照速度要快,直接決定智能終端需要非常高的數(shù)據(jù)吞吐能力。然而,一旦數(shù)據(jù)傳輸速度上去了,非常容易帶來信號完整性問題,直接影響用戶使用,即帶來質(zhì)量問題。據(jù)中國質(zhì)量萬里行投訴部統(tǒng)計(jì),2013年接到的主流智能移動(dòng)終端投訴達(dá)到7000多件。這其中,以終端通話、信號、死機(jī)以及黑屏等質(zhì)量問題尤為突出。雖然這些事件不一定全部都是由信號完整性帶來的,但是從筆者從業(yè)經(jīng)驗(yàn)來看,如死機(jī)、黑屏等故障,通常很可能會和信號完整性產(chǎn)生關(guān)系,如果設(shè)計(jì)上考慮不充分。

事實(shí)上,從工程實(shí)踐來看,信號完整性問題通常是比較難以定位的,主要原因有:(1)通常信號完整性問題表現(xiàn)為概率性故障,難以找到規(guī)律;(2)工程研發(fā)樣本通常比較少,難以大規(guī)模專項(xiàng)驗(yàn)證測試;(3)如概率性死機(jī)故障,通常懷疑是軟件故障,缺乏信號完整性理念分析;(4)由于移動(dòng)終端是小型化設(shè)計(jì),信號測量比較困難,即使能夠測量,對儀器和人的能力要求比較高,即缺少必要的測試手段;(5)由于競爭的慘烈,智能終端研發(fā)和測試周期相對非常短,客觀上不允許過多的時(shí)間投入。這樣,鑒于信號完整性的重要性以及其具備相當(dāng)?shù)募夹g(shù)難度,進(jìn)行必要的技術(shù)研討,獲得必要的信號完整性設(shè)計(jì)技巧是非常重要的,以進(jìn)一步提高智能移動(dòng)終端的穩(wěn)定性,從而促進(jìn)智能移動(dòng)終端的發(fā)展!

1 基本原理

在涉及到具體信號完整性問題之前,首先有必要對信號完整性技術(shù)原理做一定的理論介紹,便于整體把握信號完整性設(shè)計(jì)或者信號完整性問題解決的技巧。

1.1 信號完整性SI(Signal Integrity)

在過去的低速時(shí)代,電平跳變時(shí)信號上升時(shí)間較長,通常幾個(gè)ns。器件間的互連線不至于影響電路的功能,沒必要關(guān)心信號完整性問題。但在今天的高速時(shí)代,智能終端AP主頻最高已達(dá)1.5 GHz、1.7 GHz且越來越高,幾乎所有設(shè)計(jì)都會遇到信號完整性問題。另外,對低功耗的追求使得內(nèi)核電壓越來越低,0.9 V內(nèi)核電壓已經(jīng)很常見了。因此系統(tǒng)能容忍的噪聲余量越來越小,這也使得信號完整性問題更加突出。

廣義上講,信號完整性是指在電路設(shè)計(jì)中由互連線引起的所有問題,它主要研究互連線的電氣特性參數(shù)與數(shù)字信號的電壓電流波形相互作用后,如何影響到產(chǎn)品性能的問題。主要表現(xiàn)在對時(shí)序的影響、信號振鈴、信號反射、近端串?dāng)_、遠(yuǎn)端串?dāng)_、開關(guān)噪聲、非單調(diào)性、地彈、電源反彈、衰減、容性負(fù)載、電磁輻射、電磁干擾等。

信號完整性問題的根源在于信號上升時(shí)間的減小。即使布線拓?fù)浣Y(jié)構(gòu)(拓?fù)?走線的方式)沒有變化,如果采用了信號上升時(shí)間很小的IC芯片,現(xiàn)有設(shè)計(jì)也將處于臨界狀態(tài)或者停止工作。

下面談?wù)?種常見的信號完整性問題。

1.1.1 反射

圖1 傳輸線等效圖

在高頻時(shí),當(dāng)數(shù)字信號的邊緣速率Edge Rate(Rise and Fall Times)比PCB上的電信號的傳輸時(shí)間小的話,那么這個(gè)信號將受傳輸線效應(yīng)的影響。圖1是傳輸線的一個(gè)通常的描繪方法。上邊的線是信號通路,下邊的線是電流返回路徑。Vi是最初加到線上A節(jié)點(diǎn)的電壓,Vs和Zs構(gòu)成輸出緩沖的戴維南等效表示,通常是作為源或者驅(qū)動(dòng),其中Zs為源端阻抗,Z0為傳輸線阻抗。

當(dāng)驅(qū)動(dòng)器加信號到傳輸線上,信號的幅度依賴于電壓、緩沖器的源電阻和傳輸線的阻抗。驅(qū)動(dòng)器上的初始電壓通過源電阻和線阻抗的分壓來控制。圖1描繪了加在長的傳輸線上的初始波形。初始的電壓Vi傳送到傳輸線上直到到達(dá)末端。Vi的幅度通過源和線阻抗的分壓來決定,如式(1)所示。

(1)

如果傳輸線的末端端接一個(gè)阻抗,而且這個(gè)阻抗與線的阻抗精確的匹配,那么幅度為Vi的信號將被端接到地,電壓Vi將仍保持在線上直到信號源轉(zhuǎn)換。在這種情況下Vi是dc穩(wěn)態(tài)值。否則,如果傳輸線末端的阻抗不是線的特征阻抗,信號的一部分端接到地,信號的其余部分將被反射到傳輸線回到源。反射回的信號量通過反射系數(shù)決定,反射系數(shù)由確定的點(diǎn)(Junction)的反射電壓和輸入電壓的比決定。這個(gè)點(diǎn)定義為傳輸線上阻抗不連續(xù)。阻抗不連續(xù)可以是不同特征阻抗的傳輸線的一部分,也可以是端接電阻或者是到芯片緩沖器上的輸入阻抗。反射系數(shù)的計(jì)算如式(2)所示,其中Zt為末端阻抗,Z0為傳輸線阻抗。

(2)

等式假設(shè)信號在特征阻抗為Z0的傳輸線上傳送遇到了不連續(xù)的阻抗Zt。注意如果Z0=Zt,反射系數(shù)為0,意味著沒有反射。Z0=Zt這種情況就稱為匹配的端接;Z0≠Zt,就會產(chǎn)生末端反射。反射信號到達(dá)源端,若阻抗還是不連續(xù),則會發(fā)生源端反射,乃至出現(xiàn)多重反射。解決辦法歸根結(jié)底,就是使信號在傳輸過程中保持阻抗一致。

圖2 信號完整性示意圖

圖2顯示了信號反射引起的波形畸變,這就是一種信號完整性問題。該波形存在幾個(gè)問題:(1)過沖(上沖和下沖)過大,可能會導(dǎo)致器件壽命縮短;(2)上升沿和下降沿非單調(diào),若是時(shí)鐘信號,可能會導(dǎo)致同一時(shí)鐘周期進(jìn)行二次采樣發(fā)生數(shù)據(jù)錯(cuò)誤;(3)跨越高低電平門限,若是數(shù)據(jù)信號,剛好落在時(shí)鐘采樣沿,也可能會導(dǎo)致發(fā)生數(shù)據(jù)錯(cuò)誤;(4)振鈴,只要不跨越高低電平門限,對信號和質(zhì)量影響是最低的。

1.1.2 串?dāng)_

串?dāng)_,即能量從一條線耦合到另一條線上,當(dāng)不同導(dǎo)線(傳輸線)產(chǎn)生的電磁場發(fā)生相互作用時(shí)就會產(chǎn)生。在數(shù)字電路系統(tǒng)中,串?dāng)_現(xiàn)象相當(dāng)普遍,串?dāng)_可以發(fā)生在芯片內(nèi)核、芯片的封裝、PCB板上、接插件上、以及連接線纜上。隨著系統(tǒng)向更小型化及更高速度方向發(fā)展,串?dāng)_對系統(tǒng)設(shè)計(jì)的影響也顯著加大了,設(shè)計(jì)人員必須了解串?dāng)_產(chǎn)生的機(jī)理以及找到更好的方法使串?dāng)_產(chǎn)生的負(fù)面影響最小化。

在多傳輸線的PCB系統(tǒng)中,大量的線與線間的耦合,會產(chǎn)生兩方面的有害影響。首先,串?dāng)_會改變總線中受串?dāng)_傳輸線的特性,即等價(jià)地改變了傳輸線的特性阻抗與傳輸速度,這樣就對系統(tǒng)的時(shí)序及信號完整性帶來了不利的影響。另外串?dāng)_會對其他的傳輸線造成噪聲,這樣更進(jìn)一步地降低了信號質(zhì)量以及降低了信號的噪聲余量。串?dāng)_的這些因素使系統(tǒng)在很大程度上取決于傳輸線間的數(shù)據(jù)切換模式、線與線的間距以及驅(qū)動(dòng)器的開關(guān)速度。

互感是產(chǎn)生串?dāng)_的兩個(gè)機(jī)理之一?；ジ型ㄟ^電磁場效應(yīng)將電流從驅(qū)動(dòng)線路感應(yīng)到鄰近的“受害”線路上。當(dāng)然這要發(fā)生在受害的傳輸線與驅(qū)動(dòng)線路足夠近,這樣驅(qū)動(dòng)線路電流產(chǎn)生的磁場包圍了“受害”傳輸線,從而在該傳輸線上產(chǎn)生了感應(yīng)電流。通過磁場產(chǎn)生的感應(yīng)電流在電路原理中是通過互感來表現(xiàn)的,互感L將在受害線路上疊加上一個(gè)電壓噪聲,其大小與驅(qū)動(dòng)線路上驅(qū)動(dòng)電流的變化成正比。由互感(Lm)產(chǎn)生噪聲的計(jì)算公式如式(3)所示。

(3)

因?yàn)楦袘?yīng)噪聲與電流的變化及互感成正比,所以互感在高速數(shù)字電路設(shè)計(jì)中相當(dāng)?shù)钠毡槎抑匾?/p>

互容是產(chǎn)生串?dāng)_的另一個(gè)機(jī)理。互容可以簡單地定義為兩個(gè)電極通過電場的耦合,電場的耦合在電路原理上是用互容來表示的。互容(Cm)會對受害傳輸線產(chǎn)生一個(gè)感應(yīng)電流,該電流正比于驅(qū)動(dòng)線路上電壓的變化速度,如式(4)所示。

(4)

同樣,這個(gè)感應(yīng)噪聲正比于電壓的變化速率及互容的大小,因此互容在高速數(shù)字電路設(shè)計(jì)中也變得相當(dāng)重要。

由于串?dāng)_在高速及高密度的PCB設(shè)計(jì)中非常普遍,而串?dāng)_對系統(tǒng)的影響都是負(fù)面的,因此在系統(tǒng)設(shè)計(jì)中我們應(yīng)該在考慮不影響系統(tǒng)其他性能的情況下力求串?dāng)_的最小化

信號完整性問題涉及面比較廣,這里只是簡單介紹了二種典型現(xiàn)象。確實(shí),信號完整性是每個(gè)硬件工程師的必修課。接下來將重點(diǎn)介紹工程實(shí)踐中遇到信號完整性問題及其解決的策略。

2 硬件研發(fā)過程中典型信號完整性事件

在產(chǎn)品的研發(fā)過程中,經(jīng)常會碰到這樣那樣的問題,有的問題是必現(xiàn)的(即通過一定操作方式每驗(yàn)證一次,都會出現(xiàn)一次該故障),有的問題則是偶現(xiàn)(通過常規(guī)手段,若干次才會出現(xiàn)一次)。對于必現(xiàn)故障,因?yàn)槿菀装l(fā)現(xiàn)和驗(yàn)證,故相對而言比較好分析;而對于偶現(xiàn)故障,特別是幾十次上百次可能才會出現(xiàn)的故障,就比較難處理,因?yàn)椴恢雷隽颂幚砗?究竟是否把問題解決了,還是因?yàn)轵?yàn)證次數(shù)不夠而導(dǎo)致故障未出現(xiàn)。

不論是必現(xiàn)故障,或是偶現(xiàn)故障,作為研發(fā)人員,都不能忽視。下面就針對研發(fā)中遇到的幾個(gè)典型信號完整性問題,來加以分析和說明。

2.1 智能終端后置攝像頭黑屏問題分析—反射的影響

2.1.1 項(xiàng)目調(diào)試過程中信號完整性——反射問題的提出

智能終端主板上有前置攝像頭(30W)和后置攝像頭(500W),在研發(fā)自測時(shí),發(fā)現(xiàn)后置攝像頭在較高幀速下,如拍照12幀/s(PCLK67.2MHz),存在拍死的問題(必現(xiàn)),D1(分辨率720*480隔行掃描)預(yù)覽模式下30幀/s(PCLK56MHz),存在小概率黑屏的故障。

該故障軟件排查未果,而在同硬件平臺的其他項(xiàng)目主板上(區(qū)別在于其只有后置攝像頭),卻沒有爆出該故障,基本可斷定是硬件問題。

測量故障主板,上電時(shí)序和供電等均沒有發(fā)現(xiàn)問題;測量Camera的工作時(shí)序,數(shù)據(jù)相對于時(shí)鐘信號的建立時(shí)間余量很足,而保持時(shí)間預(yù)量不是很足,見圖3。但時(shí)序BB(基帶處理器)側(cè)和CameraIC(攝像頭驅(qū)動(dòng)芯片)側(cè)均無法調(diào)整,且測量原廠DEMO板時(shí)序,保持時(shí)間也只比我們略好一點(diǎn)而已。雖說保持時(shí)間余量不足,但還是滿足器件時(shí)序要求的。

圖3 Camera工作時(shí)序

因?yàn)镃amera在較低幀速下沒有發(fā)現(xiàn)問題,較高幀速下卻爆出問題,既然時(shí)序沒有發(fā)現(xiàn)問題,那就只能懷疑信號質(zhì)量問題。因?yàn)锽B側(cè)只有一個(gè)PCLK接收端,故前、后攝的PCLK均與之連接,Camera PCLK走線拓?fù)淙鐖D4所示。后攝工作時(shí)其PCLK從后攝出發(fā)到BB側(cè)(走線長度32 mm),此時(shí)到前攝只是一段不想要的分叉(走線長度35 mm);前攝工作時(shí)其PCLK從前攝出發(fā)先到后攝,再到BB側(cè),是一條菊花鏈。

圖4 Camera PCLK走線拓?fù)涫疽鈭D

2.1.2 信號完整性問題——反射問題的分析

Camera后攝工作時(shí)鐘,在較高幀速下,時(shí)鐘速率均在50 MHz以上,還是比較高的。會不會是上圖的時(shí)鐘分叉,導(dǎo)致BB接收側(cè)信號質(zhì)量不佳引起的故障?可惜的是,我們單板都是盲埋孔設(shè)計(jì),信號末端BB側(cè)無法使用示波器測量到,而在源端測試,由于信號反射、走線影響等問題,并不能真實(shí)反映BB側(cè)的信號。所以不能通過示波器測量來驗(yàn)證想法,指導(dǎo)設(shè)計(jì)。

這樣,就考慮采用必要的仿真技術(shù),因?yàn)闆]有主板上器件模型,就便使用仿真庫自帶的一些模型進(jìn)行仿真。

如圖5所示,OUT2是驅(qū)動(dòng)端,IN3是后攝接收端,IN5是前攝接收端。如果接收端2個(gè)負(fù)載完全一致,則圖5的星型等長走線拓?fù)涫强尚械?70 MHz時(shí)鐘速率仿真結(jié)果如圖6所示?？梢钥闯?圖中黑線是驅(qū)動(dòng)端波形,稍微有點(diǎn)回溝,而接收端2個(gè)波形完全重疊,信號質(zhì)量也很好。

圖5 負(fù)載一致仿真模型圖

圖6 時(shí)鐘速率70 MHz仿真結(jié)果

而我們的設(shè)計(jì),2個(gè)負(fù)載不一致,當(dāng)后攝工作時(shí),前攝相當(dāng)于一個(gè)電容(由其輸入電容決定)。如圖7所示,OUT2是驅(qū)動(dòng)端,IN3是后攝接收端,前攝以6 PF電容替代,仿真結(jié)果如圖8～圖10所示,是輸入輸出信號波形的對比?？梢钥闯?接收端隨著時(shí)鐘頻率的提高,其信號過沖和上升沿/下降沿回溝越大,已經(jīng)跨越判決門限,會導(dǎo)致誤判。這應(yīng)該就是導(dǎo)致較高幀速下后置攝像頭拍照死機(jī)和黑屏等故障的根本原因。

圖8 時(shí)鐘速率30 MHz仿真結(jié)果圖

圖7 負(fù)載不一致仿真模型圖

圖9 時(shí)鐘速率50 MHz仿真結(jié)果圖

圖10 時(shí)鐘速率70 MHz仿真結(jié)果圖

2.1.3 信號完整性問題——反射問題的解決

由于前后攝像頭共用一個(gè)時(shí)鐘,考慮到前攝像素低,時(shí)鐘速率低,大概走線拓?fù)涓某删栈ㄦ?從后攝先到前攝,再到BB側(cè),仿真模型如圖11所示。由仿真結(jié)果圖12可以看出,藍(lán)線波形信號上升沿/下降沿回溝已經(jīng)不復(fù)存在,過沖雖說還有些,但并不會跨越判決門限導(dǎo)致誤判。當(dāng)然,此種方法,會導(dǎo)致前攝到BB時(shí)鐘信號質(zhì)量變差,但考慮到前攝時(shí)鐘頻率較低,應(yīng)該不受影響。至此,優(yōu)化設(shè)計(jì)的方案也算就此敲定。

圖12 時(shí)鐘速率70 MHz仿真結(jié)果圖

圖11 菊花鏈走線仿真示意圖

2.1.4 信號完整性問題——反射問題解決方案的實(shí)驗(yàn)結(jié)果

改版對攝像頭PCLK的走線拓?fù)浒磮D11菊花鏈方式進(jìn)行修改,后置攝像頭在高幀速下拍照和D1預(yù)覽模式下,經(jīng)過20臺各100次壓力測試,拍死、黑屏等故障不再復(fù)現(xiàn)。前置攝像頭采用同樣的壓力測試方案,也沒有發(fā)現(xiàn)問題,這樣本信號完整性——反射問題得到圓滿解決,避免批量質(zhì)量事故的發(fā)生。

2.2 智能終端攝像頭預(yù)覽花屏信號完整性問題分析—串?dāng)_的影響

另外一個(gè)智能終端在研發(fā)自測時(shí),發(fā)現(xiàn)后置攝像頭在預(yù)覽情況下有較為明顯的條紋,在暗背景下會更明顯,嚴(yán)重影響用戶體驗(yàn)。而在同平臺的其他項(xiàng)目主板上,卻沒有爆出該故障,基本可定位是硬件問題。

經(jīng)過一系列排查,做了大量驗(yàn)證工作,最終定位到問題所在:LCD背光電路的電感,影響到攝像頭的供電穩(wěn)定,導(dǎo)致攝像頭預(yù)覽花屏故障的出現(xiàn)。

如圖13所示,高亮大焊盤處(布局在表層)為LCD背光電路的DC-DC功率電感,該路DC-DC開關(guān)頻率為1.2 MHz,2根高亮走線(布線在第2層)分別為攝像頭的核電壓和IO電壓。因?yàn)閿z像頭預(yù)覽時(shí)LCD顯示常在,DC-DC開關(guān)頻率通過功率電感本體,傳導(dǎo)給了相鄰層的攝像頭電源,進(jìn)而導(dǎo)致預(yù)覽花屏故障發(fā)生。

圖14 PCB改版后設(shè)計(jì)圖

圖13 PCB設(shè)計(jì)圖

將主板上該電感取下來,固定在遠(yuǎn)端并通過飛線焊接到主板焊盤2側(cè),即電路依然導(dǎo)通,只是將電感本體挪走而已。實(shí)測發(fā)現(xiàn),攝像頭預(yù)覽花屏故障已不再復(fù)現(xiàn),故障解決。說明定位方向正確。這樣,通過改版,將2根電源線避開電感本體,換走第3層,第2層電感下面通過地層隔離,如圖14所示。待改版的回來測試,故障亦不再復(fù)現(xiàn),為了確認(rèn)本方案的可靠性,同樣進(jìn)行了20臺各100次的壓力測試,也沒有出現(xiàn)前面提到的條文故障,至此,該串?dāng)_信號完整性問題得到有效解決。

3 信號完整性-反射和串?dāng)_問題設(shè)計(jì)

如前所述,信號完整性問題從理論上來講,不像安培定律一樣,可以通過簡單公式(如U=I×R)加以計(jì)算,與之對應(yīng)的工程設(shè)計(jì)實(shí)踐也是一樣,一旦遇到信號完整性問題,就比較難發(fā)現(xiàn)、分析、定位和修正,但是從工程設(shè)計(jì)的實(shí)際情況來看,如果設(shè)計(jì)中不高度重視信號完整性問題,有時(shí)候無論是對產(chǎn)品的性能還是產(chǎn)品的功能實(shí)現(xiàn)來看,甚至是致命的。因此,工程設(shè)計(jì)中需要一套信號完整性設(shè)計(jì)規(guī)則,以降低甚至避免信號完整性問題的發(fā)生可能性。

針對高速信號完整性問題—反射問題,要想在高密度的PCB設(shè)計(jì)中完全避免是不可能的,但是通過以下的設(shè)計(jì)方案可以有效降低反射問題發(fā)生的概率。

首先,在設(shè)計(jì)啟動(dòng)前,必須注意以下事項(xiàng):

(1)無論是硬件工程師,還是EDA(Electronic Design Automation)工程師,都需要有信號完整性設(shè)計(jì)意識,即相關(guān)工程師需要精通信號完整性原理,這樣,有助于工程設(shè)計(jì)中落實(shí)信號完整性設(shè)計(jì)理念;

(2)在PCB啟動(dòng)設(shè)計(jì)前,需要硬件相關(guān)工程師識別哪些是高速信號線,包括時(shí)鐘,通常,工程設(shè)計(jì)中把超過24 MHz傳輸速率的信號線都需要按照高速信號來處理;

(3)必要仿真工具的開發(fā),為后續(xù)PCB走線信號完整性仿真提供工具支撐;

其次,設(shè)計(jì)和調(diào)試過程中,需要落實(shí)信號完整性設(shè)計(jì)原則:

(1)合理的器件布局是設(shè)計(jì)性能保證的第1步,如何滿足高速信號線最短和等長的設(shè)計(jì)要求和有效避開諸如電感此類開關(guān)頻率較快的器件,都是在布局階段就需要考慮的;

(2)根據(jù)設(shè)計(jì)前識別的告訴信號線,需要保證傳輸線可實(shí)現(xiàn)性,確保合理的阻抗匹配,同時(shí),根據(jù)信號線的傳輸速率,條件允許的,預(yù)留必要的阻抗匹配調(diào)試設(shè)計(jì),如預(yù)留調(diào)試負(fù)載電容和匹配電阻等;

(3)PCB走線是一門學(xué)問,對于諸如電感此類開關(guān)頻率較快的器件,關(guān)鍵信號/電源走線時(shí)一定要注意避讓與其避讓,否則將可能會出現(xiàn)一些莫名其妙的問題,并且很難定位;

(4)對于目前智能移動(dòng)終端主板時(shí)鐘設(shè)計(jì),尤其是高頻時(shí)鐘,盡可能的使用點(diǎn)對點(diǎn)設(shè)計(jì)。如果確實(shí)無法實(shí)現(xiàn)的,需要提前考慮走線拓?fù)鋯栴},必要時(shí)通過信號仿真進(jìn)行確認(rèn),以免到開發(fā)后期才發(fā)現(xiàn)問題再去解決,甚至需要改版解決,影響產(chǎn)品上市進(jìn)度;

(5)設(shè)計(jì)地平面的完整性(這里主要指信號的回流途徑),以及走線過孔選擇都是要根據(jù)高速信號線數(shù)據(jù)吞吐速率進(jìn)行合理設(shè)計(jì)的;

(6)在主板調(diào)試和測試,需要針對信號完整性設(shè)計(jì)專門的測試用例和手段,便于整體評估產(chǎn)品是否存在由信號完整性問題所帶來的性能或者功能實(shí)現(xiàn)問題。

最后,掌握必要的信號完整性問題定位方法也是必不可少的,常用的方案有:

(1)開發(fā)必要的壓力測試工具,使系統(tǒng)工作在滿負(fù)荷的前提下,看系統(tǒng)運(yùn)行是否可靠。一旦出現(xiàn)問題,進(jìn)行必要的記錄,便于找到負(fù)載規(guī)律,減少人力測試投入;

(2)針對出現(xiàn)的故障,如果進(jìn)行必要降頻壓力測試,故障消失,基本上可以定位為信號完整性問題;

(3)引入可靠性測試手段,如果在高溫等極限條件下,故障概率變高了,這類問題通常也是和信號完整性有關(guān)的,這類手段對于定位低概率或者無規(guī)律故障是否與信號完整性有關(guān),是非常有幫助的。

同樣,在高密度的PCB設(shè)計(jì)中完全避免串?dāng)_是不可能的,以下幾點(diǎn)可以幫助我們減少串?dāng)_問題的發(fā)生:

(1)布線條件允許的情況下,盡量拉大傳輸線間的距離;或者應(yīng)該盡可能地減少相鄰傳輸線間的平行距離(累積的平行距離),最好在不同層間走線;

(2)在獲得相同目標(biāo)特征阻抗的情況下,應(yīng)該將布線層與參考平面(電源平面或地平面)間的介質(zhì)層盡可能的薄,這樣就加大了傳輸線與參考平面間的耦合度,減少相鄰傳輸線間的耦合;

(3)對系統(tǒng)中關(guān)鍵傳輸線,可以改用差分線傳輸以減少其他傳輸線對它的串?dāng)_;也可以對關(guān)鍵線的兩邊加地線保護(hù)以減少串?dāng)_;

(4)相鄰兩層的信號層(中間沒有平面層隔離)走線方向應(yīng)該垂直以減少層間的串?dāng)_;

(5)在保證信號時(shí)序的情況下,盡可能選擇轉(zhuǎn)換速度低的元器件,這樣電場與磁場的變化速度慢一點(diǎn),從而降低串?dāng)_;

(6)盡量少在表層走線,因?yàn)楸韺泳€的電場耦合比中間層的要強(qiáng)(表層線只有一個(gè)參考平面);

(7)對于系統(tǒng)中功率驅(qū)動(dòng)模塊,設(shè)計(jì)中尤其要重視,需要合理的主板布局考慮以及必要的避讓或者屏蔽設(shè)計(jì),否則很容易引起如本文3.2章節(jié)所提到案例問題的發(fā)生

總之,對于高速電路而言,必須高度重視信號完整性設(shè)計(jì),它直接關(guān)系到系統(tǒng)運(yùn)行的穩(wěn)定性。鑒于信號完整性的復(fù)雜性,需要工程設(shè)計(jì)中按照一定規(guī)則進(jìn)行設(shè)計(jì),這樣將有效降低信號完整性問題的發(fā)生,從而提高產(chǎn)品質(zhì)量和研發(fā)效率!

4 結(jié)束語

現(xiàn)階段,智能終端絕大部分都是采用由技術(shù)能力強(qiáng)的平臺廠商所提供的解決方案,并能得到其快速響應(yīng)和支持。這種“交鑰匙”的整體解決方案,對終端廠商而言,存在其兩面性,好的方面,能夠加快終端產(chǎn)品的開發(fā)進(jìn)度,以最快速度搶占市場;但也存在不利的一面,即“交鑰匙”的方式,對于終端研發(fā)人員的基本功要求,就不需要那么高了。一旦遇到比較棘手的信號完整性問題,就只能坐等平臺廠商支持解決,自己束手無策。而有些問題,甚至平臺廠商也未必能解決。

同時(shí),發(fā)現(xiàn)這類故障或潛在問題卻是需要豐富經(jīng)驗(yàn)的,這就需要我們移動(dòng)終端研發(fā)工程師修煉好扎實(shí)的基本功,并對每個(gè)平臺和項(xiàng)目,都要研究透徹。只有這樣,才能發(fā)現(xiàn)一些潛在的問題和隱患,盡早的在項(xiàng)目初期就能解決。否則,即使平臺廠商能幫你解決所有故障,但故障發(fā)生在量產(chǎn)階段或發(fā)貨階段,要么影響產(chǎn)品上市進(jìn)度,要么影響品牌口碑,都是終端廠商不愿意看到的。

因此,筆者的主要目的,也是期望相關(guān)研發(fā)人員能夠掌握好信號完整性設(shè)計(jì)技巧,形成自己獨(dú)立的設(shè)計(jì)思維和能力。只有具備了扎實(shí)的基本功,才能設(shè)計(jì)出質(zhì)量可靠的終端產(chǎn)品,最終贏得用戶的認(rèn)可!

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童向杰(1976-),男,浙江臨安人,碩士研究生,工程師,從事電子產(chǎn)品研發(fā)近15年,具有豐富的電子產(chǎn)品及信號完整性設(shè)計(jì)從業(yè)經(jīng)歷,tong.xiangjie@zte.com.cn;

徐錚(1980-),男,江蘇泰州人,碩士研究生,工程師,從事電子產(chǎn)品研發(fā)近10年,具有豐富的電子產(chǎn)品及信號完整性設(shè)計(jì)從業(yè)經(jīng)歷;

謝鳳玲(1977-),女,江西贛州人,碩士研究生,工程師,從事電子產(chǎn)品研發(fā)近10年,具有豐富的電子產(chǎn)品從業(yè)經(jīng)歷。

TheSolutionsofTypicalSignalIntegrityinEngineeringDesigns

TONGXiangjie*,XUZheng,XIEFengling

(ZTE Corporation)

In order to obtain better system performance,our engineering designs need to consider the problems of signal integrity,while the clock frequency and data transmission become increasingly higher. Otherwise,it is possible to bring the troubles of performance,and even the system function which can’t be realized. For example,our product could only to deviate from the work on a certain frequency that is less than system optimization. Normally,the problem of signal integrity may occur in this kind of system. Therefore,this topic focuses on the valid solutions of SI(Singnal Integrity)problems that arise from the signal reflection and crosstalk,through the analysis of the actual cases in the smart mobile terminal designs include the necessary simulations. At last,this paper provides a series of rules about the SI design which act as the reference of later engineering design of the high speed SI.

signal integrity;reflection;crosstalk

2014-02-27修改日期:2014-03-21

TN911.25

:A

:1005-9490(2014)06-1155-07

10.3969/j.issn.1005-9490.2014.06.030