LTE輔同步檢測低復(fù)雜度算法設(shè)計及實現(xiàn)

馬 飛，趙永祥，郭年庚

（1.中國電子科技集團(tuán)公司第五十四研究所，河北石家莊050081;2.中國工程物理研究院電子工程研究所，四川綿陽621900;3.北京科技大學(xué)計算機(jī)與通信工程學(xué)院，北京100083）

0 引言

LTE是3GPP組織為保持其在未來十年的競爭力而提出來的，因其能夠提供更高的數(shù)據(jù)傳輸率、更大的系統(tǒng)容量以及支持全I(xiàn)P業(yè)務(wù)和可伸縮帶寬配置的優(yōu)點，而被世界主流運(yùn)營商選為未來網(wǎng)絡(luò)建設(shè)的制式標(biāo)準(zhǔn)。

在LTE通信系統(tǒng)中，小區(qū)搜索是一個非常重要的過程。移動終端開機(jī)后，首先需要進(jìn)行初始小區(qū)搜索，完成同基站之間的時間和頻率同步并提取出廣播信息，之后才能進(jìn)行正常的通信[1]。LTE系統(tǒng)采用了兩級同步信號進(jìn)行小區(qū)搜索的方案，即主同步信號進(jìn)行5ms定時和獲取扇區(qū)號，輔同步信號進(jìn)行10ms定時和獲取小區(qū)組內(nèi)ID號[2，3]。

輔同步信號檢測是其中的一個重要過程，目前針對輔同步信號檢測所提出的算法基本思想都是采用序列相關(guān)尋找匹配序列[4，5]，由于LTE輔同步信號序列每5ms發(fā)送一次，前后2個5ms發(fā)送的輔同步序列不一樣，因此也就只有利用第1個5ms半幀的輔同步序列進(jìn)行檢測和利用2個5ms半幀的輔同步序列進(jìn)行檢測2種方法，主要進(jìn)行5ms半幀序列的檢測，介紹了提出的一種便于硬件實現(xiàn)的低復(fù)雜度序列檢測方法，給出算法數(shù)值仿真性能，接著對算法進(jìn)行硬件設(shè)計和FPGA實現(xiàn)[6－10]。

1 輔同步信號產(chǎn)生

圖1是LTE系統(tǒng)的FDD模式幀結(jié)構(gòu)，一個無線幀在時域上占用10ms的時間，每個無線幀由20個時隙構(gòu)成，一個時隙長度為0.5ms。按照LTE的協(xié)議標(biāo)準(zhǔn)，主同步信號和輔同步信號分別位于slot#0和slot#10的最后一個OFDM符號和倒數(shù)第2個OFDM符號上，在頻域上映射到中間的62個子載波上，兩端各插入5個空子載波用于保護(hù)同步信號。LTE系統(tǒng)中共有504個不同的小區(qū)ID號，唯一標(biāo)識系統(tǒng)中的基站小區(qū)，這504個小區(qū)ID又被分為168組，編號從0到167，記為小區(qū)組號，每組含有3個小區(qū)號，編號從0到2，記為扇區(qū)號和共同決定小區(qū)ID號，即

圖1 FDD幀結(jié)構(gòu)

D（2n）和D（2n+1）分別稱為偶序列和奇序列，c0（n）和c1（n）是m序列，由主同步序列決定，按照式（2）產(chǎn)生:

式中，c（n）是由0和1構(gòu)成的二進(jìn)制m序列，因此，c0（n）和c1（n）可以看成是由基本m序列c0（n）線性移位和得到。

s（m）（n）和z（m）（n）序列是擾碼序列，也是二進(jìn)制m序列線性移位m得到，因此輔同步序列是擾碼后的m序列。

2 輔同步檢測算法

2.1 全搜索檢測算法

輔同步序列號可根據(jù)式（2）計算得到:

該算法需要遍歷336組候選序列，每次遍歷需要進(jìn)行長度為62的相關(guān)計算，因此該算法的計算量較大，復(fù)雜度高。

2.2 低復(fù)雜度的輔同步信號檢測算法

提出一種新的輔同步信號檢測算法，該算法核心思想是對一個5ms幀的輔同步序列進(jìn)行1bit量化，同時將偶序列和奇序列分開檢測，此時相關(guān)長度為31，遍歷次數(shù)為31加14，因此相對于上面提到的全搜索算法，在搜索時間和實現(xiàn)復(fù)雜度上都具有優(yōu)勢。下面介紹該算法的檢測過程。

由于輔同步信號映射到中間的62個子載波上，因此在完成主同步信號檢測之后，也即確定了主同步信號的位置之后，推斷出輔同步信號所在的位置，從該位置作為起始FFT變換位置將輔同步信號變換到頻域，提取出中間62個子載波數(shù)據(jù)分為偶序列和奇序列2組，分別記為r（2k）和r（2k+1），k=0，1，…，30。

同時，對接收到的偶序列和奇序列進(jìn)行1bit量化，量化之后的序列分別記為qr（2k）和qr（2k+1），然后就可以進(jìn)行偶序列的檢測，方法是首先產(chǎn)生31組長度為31的本地偶序列，本地偶序列按下式產(chǎn)生:

式中，s（m）（n）和c0（n）是二進(jìn)制m序列，按照LTE協(xié)議標(biāo)準(zhǔn)生成。將本地偶序列和量化后的接收輔同步偶序列qr（2k）進(jìn)行相關(guān)，得到31組相關(guān)集，記為C0（m），即:

對應(yīng)估計到的m值為:

根據(jù)式（3）和式（4）即可完成偶序列的檢測，并確定偶序列編號，之后根據(jù)偶序列的檢測結(jié)果進(jìn)行奇序列的檢測，方法不同的是不需要遍歷產(chǎn)生31組奇序列，而是根據(jù)偶序列和奇序列的關(guān)系，只需要遍歷產(chǎn)生14組奇序列即可，因此本地奇序列按下式產(chǎn)生:

將產(chǎn)生的14組本地奇序列同量化后的序列r（2k+1）進(jìn)行相關(guān)，得到14組相關(guān)集合，為C1（m），即:

奇序列檢測估計得到的m值根據(jù)下式計算得到，即:

至此，完成偶序列和奇序列的檢測。并不知道利用的是10ms無線幀中的第1個5ms幀還是第2個5ms幀的輔同步數(shù)據(jù)進(jìn)行的輔同步檢測，因此，m0和m1值由下式得到:

從提出的輔同步信號檢測算法檢測過程可以看出，完成輔同步信號檢測共需要進(jìn)行31+14次長度為31的相關(guān)運(yùn)算即可確定小區(qū)組號，與之前采用全搜索算法需要遍歷所有336組輔同步序列相比，復(fù)雜度大大降低。同時由于在檢測開始前就進(jìn)行了接收序列的1bit量化，因此相關(guān)計算單元在進(jìn)行FPGA實現(xiàn)時可以用異或電路實現(xiàn)，而不是利用乘法器，這可以進(jìn)一步降低實現(xiàn)的復(fù)雜度。綜上所述，提出的算法更利于硬件實現(xiàn)。

2.3 算法仿真結(jié)果

為了評估提出算法的性能，在Matlab仿真平臺下，對2種算法進(jìn)行仿真，系統(tǒng)仿真參數(shù)如表1所示，在仿真開始前，假設(shè)小區(qū)ID號為167，扇區(qū)號為2，根據(jù)這2個值和表1的仿真參數(shù)生成含有輔同步信息的基帶信號，利用上文提到的2種算法進(jìn)行基帶信號的解調(diào)，并進(jìn)行輔同步檢測，將檢測得到的結(jié)果與假設(shè)值比較，若一樣，則記這次檢測成功，否則這次檢測失敗。連續(xù)發(fā)送1000幀數(shù)據(jù)，統(tǒng)計檢測失敗的概率，最后的仿真結(jié)果如圖2所示。

表1 系統(tǒng)仿真參數(shù)

圖2 兩種算法在AWGN和EPA信道下的性能

由于提出的算法是對傳統(tǒng)算法進(jìn)行了簡化，以降低硬件實現(xiàn)復(fù)雜度，這必然會帶來性能的損失，從圖2的仿真結(jié)果也可以看出，提出的簡化算法在2種信道環(huán)境下都有一定性能損失。在AWGN信道和高信噪比下，即－3dB以上時，二者性能接近，在－6dB時全搜索算法也最多只有6%的性能優(yōu)勢。考慮到全搜索算法付出的實現(xiàn)復(fù)雜度和搜索時間的代價，提出的算法在硬件實現(xiàn)上更利于小區(qū)搜索實現(xiàn)。特別是在高信噪比環(huán)境下，本文提出的算法能以較低的實現(xiàn)復(fù)雜度和較短的搜索時間滿足LTE終端小區(qū)搜索的需求。

3 輔同步檢測FPGA實現(xiàn)

提出的輔同步信號檢測算法總體結(jié)構(gòu)如圖3所示，接收到的序列首先通過FFT變換到頻域，之后進(jìn)行1bit量化，將量化后的中間62個子載波數(shù)據(jù)寫入RAM，供后續(xù)的序列檢測電路讀取，后續(xù)的序列檢測電路主要由擾碼產(chǎn)生和解擾電路、累加器和最大值搜索電路構(gòu)成。

圖3 輔同步信號檢測總體結(jié)構(gòu)

擾碼產(chǎn)生電路可以通過將擾碼序列寫入ROM中，在需要解擾操作時，從ROM中讀取，由于其他擾碼序列都可以看成基本擾碼序列的線性移位，因此只需要存儲3種基本的擾碼序列c（n）、s（n）和z（n）即可，當(dāng)需要線性偏移m位的序列時，從起始地址為m的存儲單元開始讀取即可，如圖4所示。

圖4 擾碼序列產(chǎn)生

序列檢測電路若采用并行檢測的方法，則每個序列都需要一個檢測器，相關(guān)計算得到的結(jié)果還要送往最大值搜索模塊，實現(xiàn)將十分復(fù)雜。同時占用資源也比較多，因此可以將序列分時檢測，寄存檢測得到的值，同時擾碼和相關(guān)計算單元可以通過復(fù)用選擇器和雙向計數(shù)器實現(xiàn)。簡化后的序列檢測電路如圖5所示，通過1bit異或電路之后的本地序列與量化后的序列進(jìn)行1bit異或，若二者符號一樣，則計數(shù)器正向加1，若和本地序列完全匹配，則會連續(xù)31次正向加1，此時會得到最大值，每31次計數(shù)之后與寄存器P的值比較，若計數(shù)器值大，說明此次檢測序列的相關(guān)值比上次檢測大，此時更新寄存器P的值并更新對應(yīng)的序列編號m值，當(dāng)所有可遍歷的序列都檢測完之后，寄存器m中寄存的就是對應(yīng)匹配到的輔同步序列編號。

圖5 序列檢測電路

按照上述的結(jié)構(gòu)對輔同步信號檢測進(jìn)行FPGA實現(xiàn)，通過Modelsim進(jìn)行功能仿真，輔同步模塊先后進(jìn)行偶序列和奇序列的檢測，計數(shù)器的初始值設(shè)置為32，仿真輸出結(jié)果為當(dāng)序列完全匹配時，計數(shù)器正向加了31次，因此峰值寄存器peak在兩個檢測階段輸出的峰值都為32+31=63，并同時輸出偶序列和奇序列對應(yīng)的序列號，表明輔同步檢測模塊完成序列檢測，因此功能實現(xiàn)正確。

最后選用Xilinx的V5SX95T芯片在ISE里進(jìn)行綜合實現(xiàn)，ISE給出的資源量使用情況，如表2所示。從該表可以看出，寄存器資源利用率2%，LUT資源利用率1%，都比較小，DSP48E用到8個，這主要是利用了FFT IP核，這會使用大量的DSP48E資源，因此整個輔同步檢測消耗資源并不多。

表2 輔同步信號檢測資源量分析

4 結(jié)束語

輔同步信號檢測是LTE小區(qū)搜索一個重要檢測過程，給出了一種復(fù)雜度較低的輔同步信號檢測。仿真結(jié)果表明，該算法相對于全搜索算法有一定的性能損失，但是降低了計算復(fù)雜度，特別是在高信噪比環(huán)境下，這種性能損失很小，完全滿足工程需求，同時進(jìn)行了輔同步信號檢測硬件結(jié)構(gòu)的設(shè)計，并進(jìn)行了RTL代碼編寫和功能驗證，Modelsim仿真結(jié)果表明，對算法進(jìn)行的硬件簡化工作是可行的。

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