基于FPGA的數(shù)字頻率合成器設(shè)計與實現(xiàn)

賈偉偉，李美鳳

(徐州工業(yè)職業(yè)技術(shù)學(xué)院，江蘇徐州221140)

數(shù)字頻率合成器(DDS，Direct Digital Synthesizer)是一種數(shù)字控制的鎖相倍頻器。其輸出頻率是基準(zhǔn)頻率的整數(shù)倍，通過頻率選擇開關(guān)改變分頻比來控制壓控振蕩器的輸出信號頻率。與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時間等優(yōu)點，是實現(xiàn)設(shè)備全數(shù)字化的一個關(guān)鍵技術(shù)，廣泛使用在通信與電子儀器領(lǐng)域［1］。

1 DDS基本原理

DDS的工作原理是以數(shù)控振蕩器的方式產(chǎn)生頻率、相位可控制的正弦波。電路一般包括基準(zhǔn)時鐘、頻率累加器、相位累加器、幅度/相位轉(zhuǎn)換電路、D/A轉(zhuǎn)換器和LPF(Low Phase Filter，低通濾波器)。

DDS的具體工作過程如圖1所示。N位相位累加器由N位加法器和N位累加寄存器組成。每來一個時鐘脈沖，N位加法器將頻率控制字K與N位累加寄存器輸出的累加相位數(shù)據(jù)相加，并把相加后的結(jié)果送至累加寄存器的輸入端。累加寄存器一方面將上一時鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的輸入端，使加法器在下一時鐘的作用下繼續(xù)與頻率控制字K相加;另一方面將這個值作為取樣地址，送入幅度/相位轉(zhuǎn)換電路，使其輸出相應(yīng)的波形數(shù)據(jù)。最后經(jīng)D/A轉(zhuǎn)換器和LPF將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形。

圖1 DDS的工作原理圖

相位累加器在基準(zhǔn)時鐘的作用下，進行線性相位累加，當(dāng)N位相位累加器累加N次后就會產(chǎn)生一次溢出，這樣就完成了一個周期，這個周期也就是DDS信號的頻率周期。

DDS模塊的輸出頻率fout是系統(tǒng)工作頻率fclk，相位累加器比特數(shù)N及頻率控制字K三者函數(shù)，其數(shù)學(xué)關(guān)系由式(1)給出［2，3］:

其頻率分比率為K/2N。

2 系統(tǒng)設(shè)計

2.1 相位累加器的設(shè)計

相位累加器是典型的反饋電路，由N位全加器和N位累加寄存器級聯(lián)而成，對代表頻率的二進制碼進行累加運算［4］。相位累加器的位數(shù)N=32?？梢赃_到較高頻率分辨率。該模塊通過Verilog語言編寫。仿真電路如圖2所示。

圖2 相位累仿真圖

2.2 存儲波形信號的ROM的設(shè)計

本模塊ROM的設(shè)計，基于ALTERA公司的開放的IP核，自動生成，其存儲的正弦波波形文件，即初始化文件，通過 C 語言編寫，生成波形數(shù)據(jù)存儲到 ROM 中［5，6，7］。由于采用的DAC器件為8位輸入，因此本文設(shè)計的ROM數(shù)據(jù)寬度為8，不過為了提高精度，存儲器深度選為1024。仿真電路如圖3所示。

圖3 波形文件仿真圖

2.3 系統(tǒng)整體模塊及仿真圖

本系統(tǒng)整體電路圖如圖4所示，包括累加器、32位的寄存器、存儲波形的ROM三部分組成。其中累加器進行DDS相位調(diào)節(jié)，輸出的結(jié)果，送入32位的D觸發(fā)器，產(chǎn)生讀取ROM的地址信號，由于受到ROM的限制，我們截取高10位作為讀取ROM的地址信號，產(chǎn)生穩(wěn)定的信號。輸入后續(xù)的ADC及濾波電路進行處理，輸出穩(wěn)定的波形［8］。仿真電路如圖5所示。該系統(tǒng)很好地實現(xiàn)了波形數(shù)據(jù)的讀取。

圖4 系統(tǒng)設(shè)計模塊圖

圖5 系統(tǒng)功能仿真圖

3 結(jié)束語

本文在FPGA開發(fā)平臺上，基于DDS工作原理，用VerilogHDL語言設(shè)計并實現(xiàn)了DDS直接頻率合成，經(jīng)過D/A轉(zhuǎn)化和外加濾波整形電路處理波形數(shù)據(jù)，輸出頻率可調(diào)的正弦波?？梢宰鳛樾盘栐词褂谩＞哂休^好的實用價值［9］。

［1］黃仁欣.EDA技術(shù)實用教程［M］.北京:清華大學(xué)出版社，2009.

［2］徐春河，張美華.基于PLL的直接數(shù)字頻率合成器研究［J］.煤炭技術(shù)，2011，1(1):140 －142.

［3］王本君.直接數(shù)字式頻率合成器的設(shè)計［J］.大眾科技，2010，6(130):41 －42.

［4］熊興中，楊平先，吳治隆.基于Verilog HDL的 DDS相位累加器的一種優(yōu)化設(shè)計［J］.四川輕工學(xué)院學(xué)報，2004，6(2):49 －53.

［5］羅杰漢，程光偉.基于FPGA的DDS設(shè)計［J］.電子設(shè)計工程，2010，1(1):66 －70.

［6］李明，臧鳳仙.基于FPGA的甚高頻 DDS的設(shè)計［J］.微計算機技術(shù)，2011，2(27):13 －15.

［7］常紅霞，陳初俠，周平.基于FPGA的直接頻率合成器的設(shè)計［J］.皖西學(xué)院學(xué)報，2011，4(2):82 －84.

［8］范照盛，崔竹，胡志慧.一種基于DDS的寬帶頻率合成器設(shè)計［J］.研究與開發(fā)，2011，1(1):32 －34.

［9］張敏，孫麗麗，喬曉林.直接數(shù)字頻率合成器的PFGA實現(xiàn)［J］.現(xiàn)代電子技術(shù)，2011，5(10):71 －73.