多相濾波數(shù)字信道化的FPGA 實(shí)現(xiàn)

侯 聰

(中國(guó)西南電子技術(shù)研究所, 成都610036)

1 引 言

理想的電子戰(zhàn)接收機(jī)應(yīng)具備寬輸入帶寬、高靈敏度和分辨率、大動(dòng)態(tài)范圍以及多信號(hào)并行處理能力。通信領(lǐng)域軟件無(wú)線電的成功應(yīng)用[1],結(jié)合高性能的數(shù)字信號(hào)處理器件,提供了一種適應(yīng)現(xiàn)代電子戰(zhàn)需求的寬帶數(shù)字信道化接收機(jī)模式。

多相濾波數(shù)字信道化技術(shù)[1-3]能滿足數(shù)字信號(hào)處理中全頻段、全概率覆蓋、多信道并行接收的需求,并且多相濾波先抽取再濾波的結(jié)構(gòu),使得運(yùn)算量和運(yùn)算速率大大降低,便于硬件實(shí)現(xiàn)。

本文基于多相濾波結(jié)構(gòu),結(jié)合信道化接收機(jī)均勻DFT 濾波結(jié)構(gòu),采用50%信道重疊的方法,實(shí)現(xiàn)了全頻段、全概率覆蓋、全子信道并行接收的數(shù)字信道化功能?；赬ilinx Virtex4sx35 系列FPGA 實(shí)現(xiàn)的方法有較好的實(shí)用行,并且其思路在類似的設(shè)計(jì)中有較強(qiáng)的通用性。

2 多相濾波數(shù)字信道化結(jié)構(gòu)

2.1 基于多相濾波結(jié)構(gòu)的數(shù)字信道化

多相濾波結(jié)構(gòu)是從抽取濾波轉(zhuǎn)換而來(lái),其根本原理是將傳統(tǒng)抽取濾波先濾波、再抽取的處理過(guò)程,通過(guò)數(shù)學(xué)推導(dǎo),等效變換為先抽取再濾波的過(guò)程,大大降低了計(jì)算量。

設(shè)FIR 濾波器轉(zhuǎn)移函數(shù)為

式中,N 為濾波器長(zhǎng)度。如果將沖激響應(yīng)h(n)按以下列排列方式分成D 組,設(shè)N 為D 的整數(shù)倍,即N/D =Q,Q 為整數(shù),對(duì)轉(zhuǎn)移函數(shù)做分解組合:

圖1 多相濾波結(jié)構(gòu)Fig.1 Structure of polyphase filter

根據(jù)多相濾波結(jié)構(gòu)和其推導(dǎo)方法,可以進(jìn)一步延伸,將傳統(tǒng)數(shù)字下變頻先混頻、再濾波、后抽取的結(jié)構(gòu),等效為先抽取、再濾波、后混頻的多相下變頻結(jié)構(gòu)。

數(shù)字信道化的實(shí)現(xiàn),可以等效視作對(duì)目標(biāo)帶寬進(jìn)行若干個(gè)不同混頻頻率的數(shù)字下變頻后,得到若個(gè)子信道的結(jié)果。如果設(shè)計(jì)所有子信道帶寬相同,則每個(gè)子信道完成數(shù)字下變頻時(shí),可以使用相同的低通濾波器,僅僅混頻序列的系數(shù)不同。因此,得到數(shù)字信道化的等效結(jié)構(gòu)如圖2 所示。

圖2 基于多相濾波的數(shù)字信道化等效結(jié)構(gòu)Fig.2 Equivalent structure of digital channel based on polyphase filter

圖2 中,各分相下變頻器的混頻系數(shù)存在一定的數(shù)學(xué)關(guān)系,通過(guò)數(shù)學(xué)推導(dǎo),可以將K 路分相下變頻器等效為一個(gè)K 點(diǎn)的IFFT,得到數(shù)字信道化最終的等效高效結(jié)構(gòu)。該結(jié)構(gòu)實(shí)現(xiàn)了對(duì)輸入信號(hào)同時(shí)進(jìn)行D 路數(shù)字下變頻,每路下變頻的濾波帶寬相同,抽取倍數(shù)均為D,混頻頻率為n ×f/D(其中n =0,1, …,D-1,f 為輸入信號(hào)采樣率)。

2.2 50%重疊的子信道劃分

由于算法推算的條件限制和濾波器矩形系數(shù)的限制,多相濾波結(jié)構(gòu)的數(shù)字信道化后,相鄰子信道之間存在間隙,導(dǎo)致全頻段接收時(shí)存在一定盲區(qū)的問題。為了解決接收盲區(qū)的問題,可以采用50%重疊的信道劃分方式,在原來(lái)信道劃分方式中兩相鄰子信道的通帶間隙處,再增加一組子信道,增加的子信道中心頻率在原兩相鄰子信道中心頻率的二分之一處,并且新增子信道的低通濾波器也與原劃分方式中的低通濾波器相同。這樣劃分后的相鄰子信道濾波器通帶部分相互覆蓋,實(shí)現(xiàn)了信道化后的子信道通帶覆蓋整個(gè)處理帶寬。

50%重疊的子信道劃分實(shí)際可看作兩組數(shù)字信道化的結(jié)果,區(qū)別在于兩組信道化的混頻頻率相差二分之一子信道帶寬。實(shí)現(xiàn)時(shí),可以采用預(yù)處理加多相濾波的方式完成數(shù)字信道化。這樣僅僅需要調(diào)整預(yù)處理部分的混頻頻率,就可以使用相同的多相濾波結(jié)構(gòu)完成兩組數(shù)字信道化。

3 多相濾波數(shù)字信道化的FPGA 實(shí)現(xiàn)

3.1 信道化主要指標(biāo)和FPGA 實(shí)現(xiàn)流程

本文采用XILINX 公司的Virtex4sx35 系列FPGA實(shí)現(xiàn)了上述多相濾波數(shù)字信道化,使用的主要開發(fā)工具為ISE 和Chip Scope。

本設(shè)計(jì)實(shí)現(xiàn)的是短波寬帶數(shù)字信道化在一片F(xiàn)PGA 內(nèi)完成, 主要指標(biāo)有:輸入數(shù)據(jù)采樣率16.384 MHz,輸入帶寬4 MHz,抽取倍數(shù)128、256、512可選(本設(shè)計(jì)中多相濾波的分支濾波階數(shù)為20,在512 倍抽取下,其原型濾波器階數(shù)為10 240,并行輸出子信道數(shù)量為1 024),相鄰子信道抑止大于等于80 dBm。

根據(jù)前文的分析和思路, 數(shù)字信道化在FPGA中實(shí)現(xiàn)的流程如圖3 所示。FPGA 內(nèi)完成數(shù)字信道化的主要功能,分為兩路并行實(shí)現(xiàn),多相濾波結(jié)果經(jīng)過(guò)FFT 后,最終得到數(shù)字信道化結(jié)果,并且信道化后各子信道結(jié)果以串行方式輸出,兩路信道化后的子信道達(dá)到50%重疊的效果。通過(guò)外部的設(shè)置,可以改變預(yù)處理的混頻頻率、多相濾波的抽取倍數(shù)、多相濾波的原型濾波器系數(shù)、FFT 運(yùn)算點(diǎn)數(shù)等參數(shù)。

圖3 數(shù)字信道化在FPGA 中實(shí)現(xiàn)的流程圖Fig.3 The flowchart of digital channel in FPGA

3.2 預(yù)處理的實(shí)現(xiàn)

本設(shè)計(jì)中預(yù)處理采用傳統(tǒng)下變頻方式完成,實(shí)現(xiàn)混頻、濾波、2 倍抽取功能。實(shí)現(xiàn)結(jié)構(gòu)如圖4 所示,其中DDS 模塊和低通濾波器都采用Core Generator 生成的IP 核實(shí)現(xiàn)。

圖4 預(yù)處理實(shí)現(xiàn)結(jié)構(gòu)Fig.4 Structure of pretreatment

3.3 多相濾波結(jié)構(gòu)的實(shí)現(xiàn)

多相濾波結(jié)構(gòu)的實(shí)現(xiàn)是FPGA 內(nèi)實(shí)現(xiàn)數(shù)字信道化的核心。本設(shè)計(jì)根據(jù)多相濾波算法的特點(diǎn),結(jié)合FPGA 流水線工作方式和FPGA 設(shè)計(jì)中時(shí)間面積互換的原則,采用分時(shí)復(fù)用的方式實(shí)現(xiàn)多相濾波,即構(gòu)造多相濾波中一個(gè)分支的濾波器結(jié)構(gòu),利用多相濾波中抽取的特點(diǎn),對(duì)該濾波器結(jié)構(gòu)進(jìn)行分時(shí)復(fù)用,僅用一個(gè)分支的濾波器結(jié)構(gòu)實(shí)現(xiàn)所有分支的濾波運(yùn)算,進(jìn)而實(shí)現(xiàn)整個(gè)多相濾波結(jié)構(gòu)。整個(gè)多相濾波結(jié)構(gòu)主要分為濾波器結(jié)構(gòu)的搭建以及數(shù)據(jù)緩存管理兩部分,其結(jié)構(gòu)如圖5 所示。

圖5 多相濾波結(jié)構(gòu)的FPGA 實(shí)現(xiàn)Fig.5 Imp lementation of polyphase filter structure in FPGA

濾波器結(jié)構(gòu)的搭建主要使用Virtex4 系列FPGA內(nèi)的硬件資源DSP48,利用DSP48 可以輕松實(shí)現(xiàn)P=A×B +C 的功能,因此將若干DSP48 級(jí)連即可實(shí)現(xiàn)濾波器運(yùn)算結(jié)構(gòu)。

數(shù)據(jù)緩存主要使用FPGA 內(nèi)的硬件資源Block RAM 實(shí)現(xiàn)。其設(shè)計(jì)目的在于,在分時(shí)復(fù)用的過(guò)程中管理每個(gè)DSP48 的輸入輸出數(shù)據(jù),在多相濾波實(shí)現(xiàn)結(jié)構(gòu)中,每個(gè)DSP48 需要3 個(gè)數(shù)據(jù)緩存區(qū),一個(gè)對(duì)應(yīng)濾波器系數(shù),一個(gè)對(duì)應(yīng)運(yùn)算中間數(shù)據(jù)輸入,一個(gè)對(duì)應(yīng)運(yùn)算中間數(shù)據(jù)輸出。由于濾波器通過(guò)DSP48 級(jí)連實(shí)現(xiàn),因此上一級(jí)DSP48 的數(shù)據(jù)輸出緩存和下一級(jí)的數(shù)據(jù)輸入緩存可以共用;再根據(jù)多相濾波算法和分時(shí)復(fù)用的設(shè)計(jì)思路,在每個(gè)緩存區(qū)內(nèi),地址編號(hào)就代表了多相濾波結(jié)構(gòu)中的分支編號(hào)。

如果需要實(shí)現(xiàn)的多相濾波結(jié)構(gòu)分支濾波器階數(shù)為20,最大抽取倍數(shù)512,則通過(guò)上述方法實(shí)現(xiàn)一個(gè)多相濾波結(jié)構(gòu),需要的硬件資源大致有:DSP48 共20個(gè),Block RAM(32×512)共40 個(gè)。

3.4 硬件資源統(tǒng)計(jì)

根據(jù)前面的設(shè)計(jì)分析,實(shí)現(xiàn)完整的全覆蓋數(shù)字信道化需要兩套預(yù)處理+多相濾波數(shù)字信道化。將數(shù)字信道化實(shí)現(xiàn)中的各模塊資源消耗和模塊數(shù)量統(tǒng)計(jì),如表1 所示,可見,在一塊Virtex4sx35 系列FPGA中能夠?qū)崿F(xiàn)上述數(shù)字信道化設(shè)計(jì)。

表1 FPGA 內(nèi)資源消耗Table 1 Resources consump tion in FPGA

4 系統(tǒng)的調(diào)試

在FPGA 中實(shí)現(xiàn)數(shù)字信道化,不僅需要上述結(jié)構(gòu)作為基礎(chǔ),還需要對(duì)整個(gè)系統(tǒng)進(jìn)行調(diào)整,最主要的就是各模塊、單元之間的時(shí)序調(diào)整,使得整個(gè)結(jié)構(gòu)能夠以流水線的方式工作起來(lái),實(shí)現(xiàn)數(shù)字信道化的功能。系統(tǒng)的調(diào)試主要分為兩大部分:分時(shí)復(fù)用多相濾波結(jié)構(gòu)流水線的實(shí)現(xiàn)和FFT 模塊及其輸入輸出的時(shí)序調(diào)試。調(diào)試主要分為兩大步:代碼編寫時(shí)的功能仿真(采用Active HDL 軟件)和后期板上運(yùn)行調(diào)試(采用chip Scope 軟件)。

圖6 所示是功能仿真調(diào)試分時(shí)復(fù)用的多相濾波結(jié)構(gòu),根據(jù)輸入ad-dat-in 設(shè)置的值,考察濾波器系數(shù)的輸出fir1 ～fir7 和濾波器的輸出fir-out1 ～firout7,將其與理論值對(duì)比,作為調(diào)整設(shè)計(jì)的依據(jù)。

圖6 多相濾波結(jié)構(gòu)功能仿真調(diào)試Fig.6 Simu lation and debugging of polyphase filter structure

圖7 所示是功能仿真多相濾波信道化的效果。輸入一個(gè)單頻信號(hào),計(jì)算其所在子信道,考察該子信道及其相鄰子信道的輸出。由圖可見,處于通帶的子信道輸出為一個(gè)抽取后的正弦波,與阻帶子信道的輸出相比,輸出幅度小很多,達(dá)到了濾波的效果。

圖7 數(shù)字信道化功能仿真調(diào)試Fig.1 Simulation and debugging of digital channel

5 結(jié)果驗(yàn)證

在信號(hào)處理板上驗(yàn)證數(shù)字信道化功能,主要方法為:使用信號(hào)源輸入某頻率單頻信號(hào),根據(jù)當(dāng)前信道化的相關(guān)參數(shù),推算該信號(hào)出現(xiàn)的子信道編號(hào),將該子信道及相鄰兩子信道的信道化結(jié)果存儲(chǔ)后,在Matlab 中計(jì)算其頻譜,對(duì)比該頻率在不同子信道中的信號(hào)強(qiáng)度,以驗(yàn)證數(shù)字信道化功能。經(jīng)過(guò)實(shí)際測(cè)試,采用上述方法實(shí)現(xiàn)的數(shù)字信道化能夠達(dá)到3.1節(jié)中的各項(xiàng)指標(biāo)。

6 結(jié)束語(yǔ)

本文基于多相濾波結(jié)構(gòu),重點(diǎn)研究了基于Virtex4-SX35 芯片實(shí)現(xiàn)的數(shù)字信道化FPGA 設(shè)計(jì)方案,該方案實(shí)現(xiàn)了覆蓋接收帶寬全頻段的、并行實(shí)時(shí)的數(shù)字信道化處理。仿真和實(shí)際電路測(cè)試均驗(yàn)證了數(shù)字信道化的功能,指標(biāo)達(dá)到了要求。通過(guò)本文的研究得到以下結(jié)論:

(1)設(shè)計(jì)本身濾波性能好,實(shí)時(shí)性強(qiáng),可并行輸出所有子信道,抽取倍數(shù)高且可調(diào),原型濾波器階數(shù)高,實(shí)現(xiàn)資源消耗小,可以在一片Virtex4-SX35 中完成;

(2)方案實(shí)用性較強(qiáng),雖然完成的是短波寬帶數(shù)字信道化,但其設(shè)計(jì)思路通用性較強(qiáng), 可應(yīng)用于通信、電子偵察等領(lǐng)域的多通道數(shù)字信道化接收機(jī)的實(shí)現(xiàn)。

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