基于YOLOv4-Tiny 的硬件加速系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

姜明飛 馮鳳陽 馮赟 魏天東 陸山

摘要：隨著神經(jīng)網(wǎng)絡(luò)算法的迅猛發(fā)展，將其部署在邊緣設(shè)備上面臨著功耗和計(jì)算時(shí)間的制約。針對(duì)YOLOv4-Tiny算法在資源受限的邊緣端部署困難等問題，文章提出了一項(xiàng)軟硬件協(xié)同優(yōu)化策略。為了提升硬件資源使用率和推理效能，文章采用了輸入輸出通道與權(quán)重通道的雙重緩沖機(jī)制，并在此基礎(chǔ)上，結(jié)合雙緩沖結(jié)構(gòu)與強(qiáng)化的高度并行流水線設(shè)計(jì)，開發(fā)了一種基于Zynq FPGA硬件平臺(tái)的目標(biāo)檢測(cè)加速系統(tǒng)。實(shí)驗(yàn)結(jié)果顯示，該系統(tǒng)在Zynq KV260平臺(tái)上的運(yùn)行功耗僅為3.712 W，單幀推理時(shí)間縮短至0.43 s，與現(xiàn)有的FPGA硬件加速器平臺(tái)相比，實(shí)現(xiàn)了更優(yōu)的性能表現(xiàn)。

關(guān)鍵詞：YOLOv4-Tiny；目標(biāo)檢測(cè)；卷積神經(jīng)網(wǎng)絡(luò)；硬件加速系統(tǒng)；現(xiàn)場(chǎng)可編程門陣列

中圖分類號(hào)：TP311 文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：1009-3044（2024）10-0011-04