面向CMOS圖像傳感器芯片的3D 芯粒(Chiplet) 非接觸互聯(lián)技術(shù)

徐志航 徐永燁 馬同川 杜 力 杜 源

(南京大學電子科學與工程學院 南京 210023)

1 引言

CMOS圖像傳感器(CMOS Image Sensor, CIS)因具有高集成度、低功耗以及低成本的優(yōu)點而被廣泛應用于智能駕駛、醫(yī)療影像、安防等領(lǐng)域[1]。目前，為了滿足高分辨率和高幀率的性能需求，CIS芯片和數(shù)字芯片之間的數(shù)據(jù)吞吐量需要不斷提升。然而，由于阻抗不連續(xù)，金屬的趨膚效應以及介質(zhì)損耗等問題，芯片間2維互聯(lián)中的高速信號傳輸速度受到限制且能效較低[2,3]。在應對這些挑戰(zhàn)的先進芯片集成技術(shù)中，3D Chiplet技術(shù)是一種有效且可行的解決方案[4,5]。該技術(shù)通過將多個不同工藝節(jié)點的芯粒在垂直方向上封裝成一個異構(gòu)集成芯片，具有可擴展性和低成本的優(yōu)勢，并且提高芯粒間的通信速度和整體芯片能效，在集成電路領(lǐng)域得到了廣泛的關(guān)注和應用[6–11]。

傳統(tǒng)的3D Chiplet 技術(shù)使用硅通孔(Through Silicon Via, TSV)進行異構(gòu)芯片的集成[12]，具有集成密度高和泛用性高的優(yōu)點。但是由于其工藝步驟復雜、對生產(chǎn)設(shè)備要求高，導致封裝良品率低、成本高[13–15]。而非接觸式3D Chiplet可以解決這些問題，文獻[16]首先提出了電感耦合的芯片間通信(Inductive Inter-chip Signaling, IIS)技術(shù)，使所有垂直堆疊的芯片無需硅通孔工藝即可實現(xiàn)互聯(lián)。因為該技術(shù)對封裝工藝要求較低，所以封裝的成本較低。此外，相較于常見的電容耦合互聯(lián)方式，電感耦合互聯(lián)的信道衰減僅受限于電流大小，不會直接受限于電源電壓[17]。但由于耦合電感的耦合系數(shù)隨通信距離的提升衰減較大，通常應用于芯片間的短距通信[18]。

如圖1所示，為了解決傳統(tǒng)的前照式CIS工藝中芯片金屬層阻擋入射光線的問題，業(yè)界廣泛采用背照式CIS工藝翻轉(zhuǎn)晶圓來消除金屬干擾[19,20]。當背照式工藝的CIS芯粒和數(shù)字芯粒進行3D異構(gòu)集成時，CIS芯粒的頂層金屬鄰近數(shù)字芯粒的頂層金屬，非常適合電感耦合互聯(lián)來實現(xiàn)短距通信。

圖1 面向CIS芯粒與數(shù)字芯粒間互聯(lián)的3D Chiplet 非接觸高速互聯(lián)

本文受到文獻[21]所提出的技術(shù)的啟發(fā)，提出了一種新型面向CIS的3D Chiplet非接觸互聯(lián)技術(shù)，基于電感耦合構(gòu)建了數(shù)據(jù)源、載波源和接收機3層分布式收發(fā)機結(jié)構(gòu)。首先，與目前3D Chiplet主流的硅通孔互聯(lián)方式相比具有低工藝復雜度和低成本的優(yōu)點。其次，載波調(diào)制的互聯(lián)方式對比數(shù)據(jù)直傳可以更有效地利用帶寬實現(xiàn)多通道通信。最后，所提出的互聯(lián)技術(shù)中載波源脫離CIS芯粒而被放置在數(shù)據(jù)源下層，降低了載波源對低頻信號的干擾。本文以電感耦合調(diào)制結(jié)構(gòu)與帶自混頻解調(diào)的高速收發(fā)電路為實驗模型，通過仿真和實際芯片測試來驗證該互聯(lián)系統(tǒng)可行性和有效性，并統(tǒng)計系統(tǒng)接收端的誤碼率和能效。

2 3D Chiplet 非接觸互聯(lián)系統(tǒng)設(shè)計

2.1 分布式收發(fā)機結(jié)構(gòu)調(diào)制原理

該設(shè)計是一種針對CIS芯粒和數(shù)字芯粒的3D Chiplet非接觸互聯(lián)系統(tǒng)。如圖1所示，該系統(tǒng)由3層電感組成，頂層紅色電感(下稱L1)位于CIS芯粒中，用于信號調(diào)制。中層黃色電感(下稱L2)和底層藍色電感(下稱L3)位于數(shù)字芯粒中，分別用于發(fā)送本振信號和接收已調(diào)信號。

圖1中的信號流1表示L2對L1的輻射，信號流2表示L1對L3的直接輻射，信號流3表示L2對L3的輻射。假設(shè)不考慮電荷注入效應和時鐘饋通效應，因為L1所在回路中不存在有源器件，所以開關(guān)在切換開閉狀態(tài)時，回路中不存在瞬態(tài)電流，但回路的阻抗會隨開關(guān)狀態(tài)變化。信號流1會在L1回路中產(chǎn)生感應電流，回路的阻抗會影響該電流的幅度。由于感應電流的磁場總會阻礙引起感應電流的磁通量的變化，所以無論L1回路的開關(guān)狀態(tài)如何，L1的感應電流的磁場都會阻礙L2在L3處產(chǎn)生的磁通量變化，但在回路閉合時阻礙更強。因此，L1開關(guān)的狀態(tài)就映射到了L3回路的磁通量變化率上，實現(xiàn)了通斷鍵控(On-Off Keying, OOK)。另外，會存在L1先耦合至L2再耦合到L3的情況，需要說明的是：(1)L3回路的感應電動勢和L1, L2在L3回路處產(chǎn)生的磁通量變化的速率成正比。(2)L1到L2的耦合使得L2的感應電流的磁場在L3回路處阻礙L1磁通量的變化，這使得L1到L3的耦合變?nèi)?。綜上，由于L1到L2的耦合屬于次級耦合，其在調(diào)制機制中是一種非理想因素，在涉及這種情況的電磁仿真中，OOK的調(diào)制功能仍然成立，為了調(diào)制機制描述的簡潔性，該分析忽略了信號的次級耦合是合理的。

2.2 耦合電感建模與分析

通過對所提出的3D Chiplet 非接觸鏈路系統(tǒng)發(fā)射端的分析，得出了發(fā)射端實現(xiàn)OOK調(diào)制的結(jié)論。為盡可能減小發(fā)射端的信號衰減，得到增益較高的耦合電感設(shè)計，在HFSS中進行了建模。如圖2所示，從上到下堆疊了0.11 μm CIS工藝和0.25 μm CMOS工藝的介質(zhì)層，介質(zhì)中的紅色線圈為L1，黃色線圈為L2，藍色線圈為L3。在優(yōu)化信道損耗時，需要考慮圈數(shù)、寬度、外徑以及兩顆芯片之間的垂直、水平距離，分別以它們?yōu)閱巫兞吭?～30 GHz范圍內(nèi)仿真了L1到L3的信道損耗(本文使用S21表征信道損耗)，圖3為仿真結(jié)果。

圖2 HFSS耦合電感的電磁仿真建模

圖3 信道損耗的影響因素

圖3(a)為不同電感圈數(shù)對信道損耗的影響，互感系數(shù)隨著圈數(shù)的增加而提升，信道損耗也相應降低。2圈的耦合電感在10～30 GHz范圍內(nèi)展現(xiàn)出4 dB左右的損耗。圖3(b)展示了電感寬度對信道損耗的影響，寬度的增加會降低信道的高頻損耗。圖3(c)展示了外徑對信道損耗的影響，降低外徑可以提升信道密度，但會顯著提升信道的低頻損耗。根據(jù)圖3(d)，隨著通信距離的增加，互感系數(shù)降低，因而信道損耗提升。這時，需要提升發(fā)射端的輸入功率，以維持接收端的信號質(zhì)量[22]。根據(jù)圖3(e)，當水平偏移量為20 μm時，信道損耗提升了3 dB；當水平偏移量為40 μm時，信道損耗提升超過5 dB。這表明3D封裝的對準誤差會使信道產(chǎn)生一定的信號衰減。

考慮電感陣列中因同層電感的耦合產(chǎn)生的串擾，在 HFSS中建模了一個如圖4(a)所示的3×3的電感陣列，其中9個電感位于同一層，每一個電感外徑為200 μm。根據(jù)圖3(d)，在通信距離為21 μm時，兩垂直電感在20 GHz處信道損耗為7.98 dB。圖4(b)、圖4(c)展示了陣列中不同間距的同層電感之間的耦合電感增益，在同一層內(nèi)，相鄰兩電感的間距為100 μm時，最近兩電感的耦合電感增益在20 GHz處為–42.3 dB；相鄰兩電感的間距為200 μm時，最近兩電感的耦合電感增益在20 GHz處為–48.9 dB。因此，同層電感之間的串擾處于可以接受的范圍。為了提升帶寬的利用率，若使用4電平脈沖幅度調(diào)制(4 level Pulse Amplitude Modulation, PAM4)，為了得到同樣的誤碼率，相比于OOK需要更高的信噪比，這對串擾的抑制提出了更高的要求。

圖4 同層電感陣列串擾分析

為此可以采用降低整體數(shù)據(jù)速率來換取更好的通信質(zhì)量的策略，將1, 3, 5, 7, 9和2, 4, 6, 8處的信道分為兩組進行時分復用，對比S51和S21可知串擾會下降8.92 dB。另外，如果電感周圍增加屏蔽層設(shè)計，可以進一步降低串擾，但需要更多的芯片面積。

2.3 高速收發(fā)電路設(shè)計

圖5是所設(shè)計的高速收發(fā)電路結(jié)構(gòu)，發(fā)射端電路由CIS芯粒中的開關(guān)電路和數(shù)字芯粒中的本振信號驅(qū)動電路兩個模塊組成。通過切換開關(guān)開閉狀態(tài)，可以改變回路阻抗進而調(diào)節(jié)L1感應電流的幅值。在頻率較低時，如果不考慮寄生電容帶來的影響，M1寬長比越大，則電流開關(guān)比越大。在頻率較高時，若M1開關(guān)斷開，交流電流通過M1的寄生電容CDB和L1；若M1開關(guān)閉合，交流電流通過M1的導通電阻RON和L1。無論哪種情況，提升M1的寬長比，回路的阻抗幅值都會降低，這說明在頻率較高時，需要選擇合適的開關(guān)尺寸來最大化感應電流的開關(guān)比。本振信號的電流驅(qū)動電路位于數(shù)字芯粒中，在芯片測試中，本振信號源由芯片外部供給。

圖5 3D Chiplet 非接觸鏈路系統(tǒng)結(jié)構(gòu)

為了實現(xiàn)信號解調(diào)，接收端電路采用了自混頻電路進行異步數(shù)據(jù)恢復。該自混頻電路的M2～M5均需要偏置到亞閾值區(qū)。當電路接收已調(diào)信號時，假設(shè)M2柵壓低于共模電平而M3柵壓高于共模電平，則M2趨向于截止區(qū)而M3趨向于線性區(qū)。反之則M2趨向于線性區(qū)，M3趨向于截止區(qū)。M2和M3在載波頻率對應的1個周期T內(nèi)總有1個處于開啟狀態(tài)。同樣地，M4和M5在周期T內(nèi)也交替開啟。因為M2和M5以及M3和M4的輸入信號也都互為差分，自混頻電路的電阻上在周期T內(nèi)始終有電流通過，所以該電路可以將已調(diào)信號中的包絡(luò)提取到電阻的電流上進行輸出。通過設(shè)置合適的偏置電壓，可以優(yōu)化自混頻輸出的開關(guān)比。以NMOS差分對為例，若偏置電壓過低，會使得晶體管不能動態(tài)導通；反之，則會使得晶體管不能動態(tài)關(guān)閉。因此，偏置電壓過低或過高都會導致輸出擺幅降低。此外，工藝制造誤差可能導致晶體管閾值電壓的浮動。綜合以上考慮，自混頻電路的偏置在芯片測試中是可調(diào)的。解調(diào)完成后，信號將被送入后續(xù)的電路中進行處理。

3 系統(tǒng)仿真和芯片測試

為了驗證系統(tǒng)的可行性，本文基于Cadence Virtuoso軟件進行了系統(tǒng)仿真和性能測試。將通過HFSS仿真得到的耦合電感信道的S參數(shù)模型導入到Virtuoso。同時，加入需要的兩種工藝模型庫進行聯(lián)合仿真。

基帶數(shù)據(jù)速率設(shè)為200 Mbit/s，載波頻率設(shè)為20 GHz。為了盡量減小信道占用面積，且不影響信道在載波頻率附近的損耗，電感尺寸選擇為W=8 μm，L= 200 μm，圈數(shù)為2圈，通信距離設(shè)置為8 μm。

圖6顯示了電路不同節(jié)點的時域仿真結(jié)果。其中圖6(a)展示了碼元狀態(tài)從1轉(zhuǎn)換至0時， L1 的電流 ITX，L3的電流IRX和其兩端電壓VRX的時域波形。L1回路開關(guān)導通時ITX穩(wěn)定幅值約為30 mA，回路開關(guān)斷開時ITX穩(wěn)定幅值約為20 mA，電流開關(guān)比約為3:2。在開關(guān)導通時，L1感應電流的磁場對L2在L3回路處產(chǎn)生的磁通量變化阻礙更強，流過L3的電流IRX和其兩端電壓VRX變小，反之則變大。L1回路開關(guān)導通時 IRX穩(wěn)定幅值約為4 mA，回路開關(guān)斷開時IRX穩(wěn)定幅值約為12 mA，接收端電流開關(guān)比約為1:3，接收端電壓開關(guān)比約為1:2。圖6(b)顯示，經(jīng)過自混頻解調(diào)的差分信號VOP與VON，單端幅值約為0.45 V，差分幅值約為0.9 V，發(fā)射到接收端的延遲為1 ns。

圖6 聯(lián)合仿真時域結(jié)果

如圖6(d)所示，解調(diào)后的波形趨向于三角波，這是系統(tǒng)帶寬不足導致的?，F(xiàn)對系統(tǒng)帶寬進行仿真與分析，由于自混頻電路存在不同頻率信號的轉(zhuǎn)換，在Virtuoso環(huán)境中需要使用PSS和PAC仿真求解其頻率響應。如圖6(c)所示，自混頻電路的頻率響應為低通，后續(xù)緩沖電路由于使用AC耦合，頻率響應為高通，進而接收機芯片的頻率響應為帶通，其–3 dB帶寬對應的頻率范圍為6.3～251.2 MHz。

通過仿真還可以評估系統(tǒng)的噪聲條件，信號衰減程度以及期望的輸出信噪比。其中，接收機芯片的噪聲基底(Noise Floor)的估計為

式(1)中噪聲積分的帶寬BW為20 GHz，噪聲系數(shù)NF定義為式(2)。式(2)中：Si和Ni分別表示輸入信號和輸入噪聲；So和No分別表示輸出信號和輸出噪聲；G表示接收機增益；N表示接收機貢獻的輸出噪聲。根據(jù)式(2)，接收機噪聲系數(shù)NF定義為等效輸入噪聲積分的功率與源阻抗貢獻的噪聲積分的功率之比加1，通過PSS和PNOISE仿真可以 得到為10.93 dB。因此噪聲基底為–60.06 dBm，接收機芯片在200 MHz處信號衰減程度通過PSS和PAC仿真得到為–14.52 dB。而對于一個加性高斯白噪聲(Additive White Gaussian Noise, AWGN)信道，為保證誤碼率低于10–8，最小信噪比為21 dB，由此計算出發(fā)射端最小輸出功率為–24.54 dBm。

在搭建該接收機的CSMC 0.25 μm工藝平臺上進行了實際芯片驗證與性能測試。圖7為芯片測試環(huán)境和芯片引線鍵合的顯微照片，圖8是測試平臺與眼圖。信號發(fā)生器生成20 GHz的載波，OOK調(diào)制的碼元速率為200 Mbaud/s。測試結(jié)果表明，該以20 GHz為中心頻率的收發(fā)機在通信距離為8 μm的情況下，數(shù)據(jù)速率達到200 Mbit/s，誤碼率小于10–8，接收端功耗為1.09 mW，能效為5.45 pJ/bit。

圖7 測試環(huán)境和芯片引線鍵合的顯微照片

4 結(jié)束語

本文介紹了一種面向CIS的3D Chiplet非接觸互聯(lián)技術(shù)，該技術(shù)使所有垂直堆疊的芯片無需通孔即可實現(xiàn)互聯(lián)，解決了傳統(tǒng)封裝中TSV工藝步驟復雜、成本高和良品率低的問題?；陔姼旭詈?，本文構(gòu)建了數(shù)據(jù)源、載波源和接收機3層分布式收發(fā)機結(jié)構(gòu)，非常適合背照式CIS的倒置封裝結(jié)構(gòu)。帶載波的磁耦合與沒有載波的基帶直接磁耦合相比，將信號搬移至更高頻段從而適應信道的高通特性，并且可以有效地利用帶寬實現(xiàn)多通道通信。芯片的仿真和測試結(jié)果驗證了該面向CIS的芯片間互聯(lián)技術(shù)的有效性。在未來的研究中可以設(shè)計耦合電感陣列的3D Chiplet非接觸互聯(lián)，以進一步提升互聯(lián)密度和頻帶利用率。