HEPS快速軌道反饋系統(tǒng)網絡拓撲結構的設計與實現(xiàn)

高國棟 劉 鵬 龍鋒利 季大恒 葉 強 杜垚垚 劉 智 隨艷峰 岳軍會 唐旭輝 魏書軍 曹建社

1（中國科學院高能物理研究所 北京 100049）

2（中國科學院大學 北京 100049）

作為第四代同步輻射光源，高能同步輻射光源（High Energy Photon Source，HEPS）需要將一定頻率內的束流軌道變化控制在10%束團尺寸以內［1］。為了滿足HEPS中束流軌道穩(wěn)定性的要求，建立快速軌道反饋（Fast Orbit Feedback，F(xiàn)OFB）系統(tǒng)是必要的。FOFB系統(tǒng)根據(jù)儲存環(huán)上束流位置探測器（Beam position Monitor，BPM）測得的位置信息，計算得到儲存環(huán)中各個快校正子需要設置的工作電流，從而實現(xiàn)校正子電源的快速響應。HEPS要求FOFB系統(tǒng)的有效反饋帶寬應不低于500 Hz，這項指標將直接影響HEPS的最終性能［2］。

在FOFB系統(tǒng)中，F(xiàn)OFB算法在快速軌道反饋控制器（Feedback Orbit Controller，F(xiàn)OC）中實現(xiàn)，每個FOC都需要在每次計算時收集到全環(huán)的BPM位置信息，利用響應矩陣計算每個快校正子所需的電流后，將結果發(fā)送給對應的快校正子電源。FOFB系統(tǒng)的網絡拓撲結構用于描述系統(tǒng)中BPM、快校正子電源與FOC之間如何布局和連接，它直接影響了FOFB系統(tǒng)的數(shù)據(jù)傳輸延時和FOFB算法的結構，是整個FOFB系統(tǒng)的基礎。國內外主流的FOFB系統(tǒng)拓撲結構有兩種：一種是鏈式結構，如上海光源（Shanghai Synchrotron Radiation Facility，SSRF）［3］和臺灣光子源（Taiwan Photon Source，TPS）［4］等；另一種是環(huán)路結構，如美國國家同步輻射光源（National Synchrotron Light Source-II，NSLS II）、美國先進光子源升級（Advanced Photon Source-Upgrade，APSU）和巴西光源（Sirius）等［5-8］。其中，APS-U與Sirius作為與HEPS一樣的第四代光源，均采用兩層環(huán)路的集中計算式結構，并使用現(xiàn)場可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）作為FOC的計算核心，通過FPGA的高速數(shù)據(jù)傳輸接口實現(xiàn)系統(tǒng)各模塊之間的通信，最終在主控制器中完成快校正子電流的計算。本文將在已完成的中國科學院高能物理研究所自研數(shù)字BPM電子學和HEPS快校正子數(shù)字電源的基礎上，為HEPS的FOFB系統(tǒng)設計了一種專用的且更為優(yōu)化的雙層環(huán)路式網絡拓撲結構，同時介紹了基于該結構的數(shù)據(jù)傳輸鏈路和各模塊之間的數(shù)據(jù)傳輸方法，估算FOFB系統(tǒng)各部分的延時，并通過仿真和測試驗證了該結構的可行性。本文介紹的FOFB系統(tǒng)結構和數(shù)據(jù)傳輸方法在滿足系統(tǒng)有效反饋帶寬的同時，兼具靈活性和可拓展性，可以在未來應用于HEPS工程中。

1 FOFB系統(tǒng)結構

1.1 基本結構

作為一個反饋控制系統(tǒng)，可以將FOFB系統(tǒng)分為三個子系統(tǒng)，分別是BPM系統(tǒng)、FOFB控制器系統(tǒng)和快校正子系統(tǒng)（包含快校正電源、磁鐵與真空盒），三個系統(tǒng)均使用FPGA作為核心芯片。其中，BPM系統(tǒng)作為整個控制的傳感器，用于實時接收和傳遞束流位置信息；FOFB控制器系統(tǒng)是整個系統(tǒng)的控制中樞，需要處理信息并計算得到校正子電源的給定值；而快校正子系統(tǒng)則是系統(tǒng)的執(zhí)行器，負責接收控制器送來的給定值并將其作用于束流。為了提高控制精度，BPM每發(fā)出一組數(shù)據(jù)就需要完成一次閉環(huán)控制，控制頻率為BPM的FA數(shù)據(jù)輸出頻率，即22 kHz。

在每次閉環(huán)控制中，首先由BPM探頭接收束流信號并通過電纜傳遞給BPM電子學，并在BPM模擬前端板卡（Analog Front-end Electronics，AFE）中實現(xiàn)BPM信號的窄帶濾波、增益控制和ADC采樣等功能。其次在BPM數(shù)字前端板卡（Digital Frontend Electronics，DFE）中依次完成數(shù)字信號處理、束流位置計算、數(shù)據(jù)編碼發(fā)送等任務［9］。然后，通過SFP+（Small Form-factor Pluggables）接口由FOC 接收BPM發(fā)送的束流位置數(shù)據(jù)，完成FOFB算法得到快校正子電流，并將結果經編碼后通過電源控制接口發(fā)送給后端的快校正子電源控制器（Power Supply Controller，PSC）?？煨Ｕ与娫磳⒔邮盏降臄?shù)據(jù)轉化為負載電源電流給定值作用于快校正子，最后，通過快校正子控制儲存環(huán)束流的橫向位置，F(xiàn)OFB系統(tǒng)的基本結構如圖1所示［10］。

圖1 FOFB系統(tǒng)的基本結構圖Fig.1 Basic structure diagram of FOFB system

1.2 網絡拓撲結構

在設計周長為1 360 m的HEPS儲存環(huán)上，共設有576個BPM和384個快校正子，每個快校正子需要一臺快校正子電源控制。儲存環(huán)上共設有16個控制站，每個控制站都需要有一臺FOC，它的任務是接收全環(huán)共576個BPM的所有FA數(shù)據(jù)，完成計算后將結果（即校正子設定點）發(fā)送給后端的PSC中。為了確保反饋環(huán)路有足夠的帶寬，在短時間內分發(fā)來自所有存儲環(huán)BPM的22 kHz數(shù)據(jù)，設計了兩層通信架構，以確保滿足FOFB系統(tǒng)的時間預算。第一層是本地BPM和每個站點FOC之間的通信，第二層是整個存儲環(huán)中不同站點FOC之間的通信。

為了將數(shù)據(jù)傳輸?shù)难訒r降至最低，首先設計了一種網絡拓撲結構，如圖2所示。在儲存環(huán)中共設置48個束測站點，每個站點中放置12臺BPM，每個FOC同時點對點連接三個本地站共48臺BPM，而全環(huán)的16臺FOC首尾依次相連構成FOC數(shù)據(jù)環(huán)路，保證任意一臺FOC都可以接收到所有的BPM數(shù)據(jù)。同時基于硬件、延時等因素考慮，HEPS將采用快校正子電流的分布式計算方法，即在FOC中只計算對應的24個快校正子的設定電流，再將計算結果轉化為電流后直接發(fā)送給與FOC相連的24個PSC中?；诖私Y構可以最大程度減少BPM與FOC之間通信的延時，但是由于一個FOC需要同時與36臺BPM點對點連接，F(xiàn)OC需要同時使能至少36個高速數(shù)據(jù)傳輸接口，一路接口的功耗約為2 W，因此，該方案對于FOC的硬件和軟件都提出了很高的要求，同時由于高功耗使系統(tǒng)的可靠性無法得到保證。

圖2 改進前的FOFB系統(tǒng)網絡拓撲結構圖Fig.2 Original network topology of FOFB system

鑒于上述原因，我們對系統(tǒng)的網絡拓撲結構做出了改進，改進后的系統(tǒng)結構如圖3所示。在之前方案的基礎上將每個束測站中的12臺BPM首尾相連構成BPM數(shù)據(jù)環(huán)路，并選取其中一臺BPM與后端的FOC相連。FOC同時接收三個束測站的BPM數(shù)據(jù)，因此，改進結構后FOC只需要使能5個高速數(shù)據(jù)傳輸接口，極大程度上減少了功耗。其中BPM與BPM之間用2 m高速銅纜連接，BPM與FOC、FOC與FOC之間用50 m多模萬兆光纖連接，數(shù)據(jù)傳輸速率均為10 Gb·s-1。相比于最初的方案，改進后的FOFB系統(tǒng)網絡拓撲結構僅在BPM與FOC的通信間增加了少量延遲的前提下，降低了FOC硬件的功耗及設計難度，同時也有利于未來在HEPS中的FOFB系統(tǒng)搭建、優(yōu)化和調試。

圖3 改進后的FOFB系統(tǒng)網絡拓撲結構圖Fig.3 Improved network topology of FOFB system

2 基于雙層環(huán)形網絡的數(shù)據(jù)傳輸鏈路設計

使用FPGA的可編程邏輯（Programmable Logic，PL）資源，基于FOFB系統(tǒng)的雙層拓撲結構網絡，為系統(tǒng)中的BPM、FOC和PSC分別設計相應的FPGA固件程序，從而在系統(tǒng)中搭建從BPM到FOC的數(shù)據(jù)傳輸鏈路，最終實現(xiàn)BPM的ADC數(shù)據(jù)到快校正子電源之間數(shù)據(jù)的處理與傳輸功能。

2.1 數(shù)據(jù)傳輸單元

在HEPS中FOFB系統(tǒng)由576套BPM、16套FOC和384臺快校正子電源搭建而成，在設計固件程序時應保證環(huán)中所有的BPM、FOC與PSC都有著相同的固件程序，以便于儲存環(huán)中任意的一臺BPM、FOC或PSC可以放置在網絡結構中與之對應的任意節(jié)點上，從而很大程度地減少了工程的工作量?；谠撛瓌t，可以用一個數(shù)據(jù)傳輸單元來表述FOFB系統(tǒng)雙層環(huán)形網絡的數(shù)據(jù)傳輸鏈路的具體實現(xiàn)過程，數(shù)據(jù)傳輸單元由一塊BPM數(shù)字信號處理板卡、一套FOC和一臺PSC構成，具體結構如圖4所示。

圖4 數(shù)據(jù)傳輸單元結構圖Fig.4 Structure diagram of data transmission unit

如圖4所示，依照在數(shù)據(jù)傳輸鏈路中的功能將數(shù)據(jù)傳輸單元中的各個模塊分為4個部分：第一部分包含了FA數(shù)據(jù)處理模塊和FA位置計算與編碼模塊，在BPM中實現(xiàn)了束流位置數(shù)據(jù)的輸出功能；第二部分由BPM、FOC環(huán)路數(shù)據(jù)接收轉發(fā)模塊組成，用于搭建BPM與FOC之間的數(shù)據(jù)傳輸鏈路，實現(xiàn)了束流位置環(huán)路傳輸功能；第三部分是FOFB算法模塊，完成了從束流位置信息到校正子強度的計算；第四部分由PSC數(shù)據(jù)的編碼、解碼模塊組成，是FOFB系統(tǒng)的電源控制接口，用于實現(xiàn)FOC與PSC之間的數(shù)據(jù)傳輸功能。

2.2 FA數(shù)據(jù)的輸出

BPM電子學可以提供三種束流位置數(shù)據(jù)，分別是逐圈（Turn By Turn，TBT）位置數(shù)據(jù)、快獲取（Fast Acquisition，F(xiàn)A）位 置 數(shù) 據(jù) 和 慢 獲 ?。⊿low Acquisition，SA）位置數(shù)據(jù)，其中FA數(shù)據(jù)將用于FOFB系統(tǒng)，數(shù)據(jù)輸出頻率為22 kHz，位置分辨率應小于0.3 μm。FA數(shù)據(jù)通過BPM數(shù)字信號處理板卡上的ZYNQ芯片對ADC采樣數(shù)據(jù)進行數(shù)字信號處理后得到，算法結構如圖5所示。ADC首先以119 MHz的采樣頻率對經射頻信號調理后的束流信號進行帶通采樣，之后對信號進行零中頻變換和多級濾波抽取，用差和比公式計算出束流的TBT位置數(shù)據(jù)，最后再經過10倍低通濾波抽取后得到FA束流位置數(shù)據(jù)［1-3］。

圖5 BPM算法結構圖Fig.5 Schematic diagram of BPM algorithm

在得到FA數(shù)據(jù)之后，還需要對其進行編碼，編碼后的數(shù)據(jù)幀中包含束流X方向位置、束流Y方向位置、BPM地址信息、FA時間信息和校驗位，其中，BPM地址信息用于記錄當前BPM在FOFB系統(tǒng)中的物理位置，F(xiàn)A時間信息用于記錄FA數(shù)據(jù)的輸出時間，校驗位采用奇偶校驗方式，在數(shù)據(jù)傳輸?shù)拿恳粋€站點都對數(shù)據(jù)幀做誤碼檢測。經編碼后的數(shù)據(jù)幀將直接發(fā)送給后端的BPM環(huán)路數(shù)據(jù)接收轉發(fā)模塊以便于完成環(huán)路數(shù)據(jù)傳輸，數(shù)據(jù)幀的輸出頻率為22 kHz，與FA數(shù)據(jù)同步。

2.3 束流位置傳輸

FOFB系統(tǒng)將使用FPGA高速收發(fā)器（Gigabyte Transceiver X，GTX）完成環(huán)路中束流位置數(shù)據(jù)幀的傳輸，GTX是集成于FPGA內部的高速串行接口，底層采用8 b/10 b編碼，數(shù)據(jù)頻率為125 MHz，數(shù)據(jù)傳輸速率最高可達到10.312 5 Gb·s-1［14-15］。基于FOFB系統(tǒng)的雙層環(huán)形網絡，分別為BPM和FOC配置GTX接口的驅動程序，在BPM中最少應使能3個數(shù)據(jù)通道，F(xiàn)OC中最少應使能5個數(shù)據(jù)通道，設定數(shù)據(jù)傳輸速率為10 Gb·s-1。

數(shù)據(jù)接收轉發(fā)模塊是實現(xiàn)儲存環(huán)中束流位置環(huán)路傳輸?shù)暮诵哪K，其性能將直接決定了束流位置傳輸?shù)目傃訒r。在模塊中將接收的多路GTX數(shù)據(jù)組合為一路數(shù)據(jù)后轉發(fā)給下一級，是一個多通道輸入單通道輸出的模塊，且在模塊中數(shù)據(jù)流的接收和發(fā)送是同時進行的。

以FOC環(huán)路數(shù)據(jù)接收轉發(fā)模塊為例，需要同時接收3個BPM通道和一個FOC通道的數(shù)據(jù)共4個通道的數(shù)據(jù)，并分別使用4個FIFO存儲器暫存收到的數(shù)據(jù)。在轉發(fā)邏輯中，需要給每一個接收通道設定一個優(yōu)先級，基于傳輸延時考慮，BPM通道的優(yōu)先級應高于FOC通道。若某一時刻有多個FIFO中有數(shù)據(jù)，則根據(jù)設定的優(yōu)先級規(guī)則發(fā)送優(yōu)先級更高通道FIFO中的數(shù)據(jù)，從而在避免多余延時的前提下實現(xiàn)多路數(shù)據(jù)轉化為一路數(shù)據(jù)的輸出。與此同時，設定相應邏輯使得每個數(shù)據(jù)幀都在BPM環(huán)路或FOC環(huán)路中走完整的一圈，在實現(xiàn)環(huán)路數(shù)據(jù)實時更新的同時盡可能減小數(shù)據(jù)帶寬。

當前束流位置傳輸方案可以在不改變BPM與FOC固件程序的前提下，在FOFB系統(tǒng)網絡拓撲結構中任意增加或減少BPM或FOC的個數(shù)，從而使得整個系統(tǒng)兼具靈活性和可拓展性，有利于未來HEPS中FOFB系統(tǒng)的搭建、優(yōu)化和調試。

2.4 FOFB算法

FOFB算法模塊運行于FOC中，是一個功能完整且有較好移植性能的計算核心。為了平衡FPGA內部資源損耗和數(shù)據(jù)處理延時，充分利用FPGA的高速并行計算特點，將以流水線形式處理數(shù)據(jù)，通過與BPM數(shù)據(jù)輸出同步的、頻率為22 kHz的外部脈沖信號觸發(fā)，周期性計算每個校正子所需的校正量，具體的實現(xiàn)過程如圖6所示。

圖6 FOFB算法的流水線實現(xiàn)Fig.6 Pipeline implementation of FOFB algorithm

在每次FOFB計算周期中，待接收到觸發(fā)脈沖信號進入T1階段，等待FOC接收到全環(huán)所有BPM的束流位置數(shù)據(jù)，解碼數(shù)據(jù)幀后將無誤碼的數(shù)據(jù)保存在BRAM中的確定地址中。T1階段的等待時間需要根據(jù)在HEPS中的數(shù)據(jù)傳輸延時自行設定，待T1階段結束則進入T2階段，實時讀取BRAM對應地址中的數(shù)據(jù)完成1152路的增量式PID運算，使用增量式PID運算可以盡可能減少某個BPM數(shù)據(jù)幀誤碼對計算結果的影響，同時也可以抑制一定頻率范圍內的束流軌道擾動［16］。隨后將進入T3階段，并行執(zhí)行兩個576×12的矩陣乘法運算后得到X、Y兩方向各12個校正子所需的校正量，執(zhí)行完成后FOFB算法進入等待狀態(tài)，直到下一個觸發(fā)脈沖到來。

計算需要的各個參數(shù)，包括黃金軌道、PID參數(shù)以及兩個方向的響應矩陣逆矩陣（R-1）參數(shù)，都預先保存在FPGA內部或外部的存儲器中（BRAM或DDR），在計算過程中直接調用。上位機通過網絡與FOC進行數(shù)據(jù)通信，通過上位機可以隨時更新FOFB算法的各個參數(shù)，同時也可以獲取到束流位置數(shù)據(jù)、校正量計算結果、電源工作狀態(tài)等信息，以便于在上位機中完成數(shù)據(jù)的分析、顯示和系統(tǒng)故障診斷等功能。

2.5 電源控制接口

在FOFB系統(tǒng)中通過電源控制接口實現(xiàn)FOC與PSC的通信，基于數(shù)據(jù)率、功耗等多方面因素考慮，在HEPS中將使用HFBR-1414作為電源控制接口的發(fā)送端，AFBR-2418作為接收端，傳輸速率設定為40 Mb·s-1，一路通道所有器件功耗約為0.4 W。

PSC數(shù)據(jù)編碼扇出模塊將FOFB算法計算得到的24個電流設定值分為24個完全獨立且同步的數(shù)據(jù)通道，每個通道與一臺快校正子電源連接。在每個通道中，首先將電流設定值、功能碼、CRC校驗碼編碼為新的數(shù)據(jù)幀，之后將數(shù)據(jù)幀通過雙向符號編碼方式再次編碼后發(fā)送給PSC，最后由PSC的數(shù)據(jù)解碼模塊對數(shù)據(jù)流進行解碼，得到電流設定值后直接作用于負載電源，并通過外部同步信號保證所有的快校正子同時響應。

在每發(fā)送一幀數(shù)據(jù)后，F(xiàn)OC還需要接收PSC返回的回讀數(shù)據(jù)，包括電源狀態(tài)、電流回采值、電源軟硬件版本等，由此可以在與FOC相連的上位機中監(jiān)控所有的快校正子電源的工作狀態(tài)。

3 系統(tǒng)功能測試

在實驗室環(huán)境下搭建如圖7所示的FOFB系統(tǒng)測試平臺，其硬件主要由3套BPM電子學、1套FOC電子學、1套PSC電子學、信號發(fā)生器、FA觸發(fā)信號扇出模塊、計算機、2 m高速銅纜、50 m多模萬兆光纖以及光模塊組成。3套BPM電子學使用高速銅纜首尾相連組成BPM環(huán)路，同時使用外部信號發(fā)生器與FA觸發(fā)信號扇出模塊輸出3路22 kHz的BPM的FA數(shù)據(jù)觸發(fā)信號，保證所有BPM都在同一時刻發(fā)出FA數(shù)據(jù)。FOC通過萬兆多模光纖與一臺BPM相連，在FOC中完成24路快校正子電流的計算，將其中一路結果通過光纖傳輸給后端的PSC，并在每次傳輸完成后繼續(xù)接收PSC發(fā)送的回讀信號，實時監(jiān)測PSC負載電源電流及其他各項參數(shù)。整個測試用于驗證FOFB系統(tǒng)數(shù)據(jù)傳輸鏈路的功能并初步估算鏈路中的數(shù)據(jù)傳輸延時，因此對于各個數(shù)據(jù)的大小無具體要求，在測試中BPM不接外部輸入信號，使用基底噪聲信號完成測試，且FOFB算法中的各項參數(shù)為自定義測試數(shù)據(jù)。

圖7 FOFB系統(tǒng)測試平臺結構圖Fig.7 Structure diagram of FOFB system test platform

在實驗中使用FPGA內部的集成邏輯分析儀（Integrated Logic Analyzer，ILA）執(zhí)行系統(tǒng)內的調試，通過在計算機Vivado軟件中設置探針抓取FPGA內部的數(shù)字信號，實時讀取數(shù)據(jù)鏈路中的數(shù)據(jù)讀數(shù)，從而驗證FOFB系統(tǒng)數(shù)據(jù)鏈路中的各個模塊的功能。如圖5所示，在整個數(shù)據(jù)鏈路中在3個不同位置設置了4個ILA模塊，分別用于檢驗FA位置計算、束流位置傳輸、FOFB算法以及電源控制接口4個部分的功能。

其中位置1的ILA模塊位于BPM的輸出端，用于檢驗FA位置計算功能。測試結果如圖8所示，包含4個通道的數(shù)字信號處理結果輸出、32位的X、Y兩個方向的束流位置計算結果以及編碼后的64位數(shù)據(jù)幀。

圖8 FA位置計算測試結果Fig.8 Calculation result of FA position

位置2的ILA模塊位于FOC的輸入端，用于檢驗束流位置傳輸功能，在每次BPM接收到FA觸發(fā)信號之后，F(xiàn)OC都會先后接收到BPM03、BPM02、BPM01的束流位置數(shù)據(jù)，測試結果如圖9所示。圖中t2為BPM01的數(shù)據(jù)傳輸?shù)紹PM02所需的時間，t1為BPM02的數(shù)據(jù)傳輸?shù)紹PM03所需的時間與數(shù)據(jù)通過一級接收轉發(fā)模塊的時間之和，因此，可以用t2表示數(shù)據(jù)通過一級BPM-BPM通道的延遲，如圖所示需要28個時鐘沿，約為0.28 μs。將連接BPM的高速銅纜替換為50 m多模萬兆光纖，使用類似方法可以測得數(shù)據(jù)通過一級BPM-FOC通道或一級FOCFOC通道的延時均為0.48 μs。

圖9 束流位置傳輸測試結果Fig.9 Test result of beam position transmission

位置3的ILA模塊位于FOC的輸出端，用于檢驗FOFB算法的計算結果，如圖10所示，計算得到了24路校正子電源的電流設定值結果。同時FOFB算法由FOC外部的100 MHz時鐘驅動，完成一次FOFB需要700個時鐘沿，即7 μs。

圖10 FOFB算法計算結果Fig.10 Calculation result of FOFB algorithm

位置4的ILA模塊同樣位于FOC的輸出端，用于驗證電源控制接口部分的功能。測試結果如圖11所示，將FOFB算法計算得到的結果截斷為20位電流給定值輸入，編碼為數(shù)據(jù)幀后通過雙向符號編碼方式再次編碼后發(fā)送給PSC。同時在每次發(fā)送完數(shù)據(jù)后繼續(xù)接收回讀數(shù)據(jù)，可接收的數(shù)據(jù)包括回讀電流、電源狀態(tài)、電源軟硬件版本等，如圖11所示接收到的回讀電流數(shù)據(jù)與給定電流相差不大。同時，由于電源控制接口中主機和從機的程序具有對稱性，因此數(shù)據(jù)從FOC傳輸?shù)絇SC的延遲約為從開始發(fā)送數(shù)據(jù)幀到接收完第一幀回讀數(shù)據(jù)所需時間的一半，約為1.5 μs。

圖11 電源控制接口測試結果Fig.11 Test result of power control interface

上述測試結果可以驗證基于雙層環(huán)形網絡的數(shù)據(jù)傳輸鏈路功能，同時也通過設計Matlab仿真與Vivado Isim仿真作為三方對照，驗證數(shù)據(jù)鏈路中各部分計算結果的正確性。整個測試平臺可以作為一個局部的FOFB系統(tǒng)用于實現(xiàn)局部的束流閉軌校正。

4 延遲時間分析

系統(tǒng)延遲時間是FOFB系統(tǒng)的核心指標之一，是指從BPM探頭接收到束流信號開始到快校正子電源完成響應之間的延時，將直接決定整個系統(tǒng)的有效反饋帶寬。因此，為了保證系統(tǒng)的有效反饋帶寬不低于500 Hz，HEPS要求系統(tǒng)的總延遲時間應小于160 μs。

基于雙層環(huán)形網絡的數(shù)據(jù)傳輸鏈路，將FOFB系統(tǒng)的反饋系統(tǒng)總延時分為8部分，依據(jù)之前的測試結論，分析FOFB系統(tǒng)每一部分的延時，從而估算HEPS的總延遲時間，如圖12所示。

圖12 FOFB系統(tǒng)延遲時間說明Fig.12 Illustration of FOFB system delay time

圖12中T1是BPM探頭到BPM電子學輸入的信號傳輸延時，若在HEPS中使用50 m長的BPM線纜，信號在線纜上的傳輸時間T1約為0.2 μs。

T2定義為BPM接收到首圈信號到發(fā)出FA數(shù)據(jù)的時間間隔。具體包含數(shù)據(jù)獲取等待時間45 μs，數(shù)據(jù)處理時間50 μs，F(xiàn)A位置計算及編碼輸出延遲1 μs，因此T2約為96 μs。

T3、T4、T5分別是BPM環(huán)路、BPM到FOC和FOC環(huán)路中的束流位置數(shù)據(jù)的傳輸時間。由于在每次控制周期中，任意一個FOC都需要接收到全環(huán)所有的BPM數(shù)據(jù)后才開始進行計算，因此將束流位置傳輸總時間定義為從BPM發(fā)出FA數(shù)據(jù)到FOC接收到最后一個BPM數(shù)據(jù)之間的時間間隔，即一個數(shù)據(jù)幀先后經過11級BPM-BPM通道、1級BPM-FOC通道、15級FOC-FOC通道所需的時間。經實驗室初步測量，BPM-BPM的數(shù)據(jù)傳輸時間約為0.28 μs，BPMFOC通道和FOC-FOC通道的數(shù)據(jù)傳輸時間約為0.48 μs。同時，作為FOC最后接收到的數(shù)據(jù)幀，可以基本忽略其在數(shù)據(jù)鏈路中的延遲等待時間。因此束流位置傳輸總時間T3+T4+T5約為10.76 μs。

T6是FOC中完成FOFB算法的延時，具體定義為從接收到所有BPM數(shù)據(jù)到輸出電流給定值之間的時間間隔。當前在FOC中完成所一次FOFB算法大約需要700個時鐘沿，當FOFB算法的驅動時鐘為100 MHz時，F(xiàn)OFB算法延時T6約為7 μs。

T7是FOC到PSC的數(shù)據(jù)傳輸時間，經實驗室測量T7約為1.5 μs。

T8定義為從PSC接收到電流給定值到快校正磁鐵磁場開始變化的延遲時間，約為25 μs。

因此當前結構下的FOFB系統(tǒng)總延遲時間Ttotal約為：

基于上述分析，繪制HEPS中FOFB系統(tǒng)的工作時序圖（圖13）。其中，在FOC中的延遲時間為17.76 μs，小于FOFB系統(tǒng)的反饋周期45.45 μs，可以避免在FOC中產生數(shù)據(jù)混疊，同時也滿足FOFB系統(tǒng)總延遲時間小于160 μs的要求，由此初步驗證了當前網絡拓撲結構下FOFB系統(tǒng)的可行性。

圖13 FOFB系統(tǒng)工作時序圖Fig.13 FOFB system sequence diagram

5 結語

基于現(xiàn)有的硬件條件，本文根據(jù)HEPS的FOFB系統(tǒng)的有效反饋帶寬需求，提出了一種雙層環(huán)路式的FOFB系統(tǒng)網絡拓撲結構，同時介紹了基于該結構的數(shù)據(jù)傳輸鏈路設計方案，并搭建測試平臺驗證系統(tǒng)的數(shù)據(jù)傳輸鏈路功能。測量和分析結果表明，F(xiàn)OFB系統(tǒng)的數(shù)據(jù)傳輸鏈路中各個功能模塊都可以正常使用，且系統(tǒng)總延遲時間約為140.46 μs，已達到預定的設計目標。

FOFB系統(tǒng)是HEPS能否達到預期束流軌道穩(wěn)定性的關鍵一環(huán)，設計難度大，指標要求高。在本文中設計的FOFB系統(tǒng)雙層環(huán)形網絡結構以及相應的數(shù)據(jù)傳輸鏈路設計方案，一方面為未來FOFB系統(tǒng)在HEPS儲存環(huán)上的搭建、優(yōu)化和調試打下了基礎，另一方面憑借其良好的靈活性和可拓展性，為將來在其他儲存環(huán)中通過束流的快速閉軌校正提升性能提供了可行方案。

作者貢獻聲明高國棟負責研究的提出及設計，實驗驗證，數(shù)據(jù)的收集和整理，文章的起草和最終版本的修訂；劉鵬參與醞釀和設計實驗，參與實驗驗證，對文章的知識性內容作批評性審閱，提供系統(tǒng)所需軟硬件及技術支持；龍鋒利參與醞釀和設計實驗，對文章的知識性內容作批評性審閱，行政、技術或材料支持，提供系統(tǒng)所需軟硬件及技術支持；季大恒參與醞釀和設計實驗，數(shù)據(jù)統(tǒng)計分析，行政、技術或材料支持；葉強參與醞釀和設計實驗，行政、技術或材料支持，指導及支持性貢獻；杜垚垚提供研究經費，對文章的知識性內容作批評性審閱，行政、技術或硬件材料支持，提供系統(tǒng)所需軟硬件及技術支持；劉智對文章的知識性內容作批評性審閱，行政、技術或硬件材料支持，提供系統(tǒng)所需軟硬件及技術支持；隨艷峰獲取研究經費，行政、技術或材料支持，指導及支持性貢獻；岳軍會獲取研究經費，行政、技術或材料支持，指導及支持性貢獻；唐旭輝參與實驗驗證，參與系統(tǒng)的前期設計工作，提供部分技術支持；魏書軍負責項目的監(jiān)督和管理，醞釀和設計實驗，對文章的知識性內容作批評性審閱，行政、技術或材料支持，指導及支持性貢獻；曹建社負責項目的監(jiān)督和管理，醞釀和設計實驗，對文章的知識性內容作批評性審閱，行政、技術或材料支持，指導及支持性貢獻。