NAND Flash協(xié)處理系統(tǒng)彈載記錄儀

張桐林，石云波 ，曹慧亮，趙 銳，張 越，張英杰

(1.中北大學(xué)電子測試技術(shù)重點實驗室，山西 太原 030051；2.山西北方機械制造有限責任公司，山西 太原 030009；3.中國船舶重工集團有限公司第七一〇研究所，湖北 宜昌 443003)

0 引言

隨著導(dǎo)彈信息化、智能化、實戰(zhàn)化發(fā)展，彈載信息處理器對非易失的大容量數(shù)據(jù)存儲需求變得非常迫切，隨著彈載飛行過程中需要記錄的數(shù)據(jù)量不斷增加，對存儲設(shè)備的存儲速度和數(shù)據(jù)可靠性提出了更高的要求[1]，如何以更小的存儲設(shè)備尺寸發(fā)揮更大的作用同樣是不變的話題[2]。近年來，大多數(shù)存儲裝置采用多片F(xiàn)lash組成陣列，并采用流水線的存儲機制來實現(xiàn)高速大容量存儲[3]。例如：意大利美光半導(dǎo)體公司Luca Nubile等人提出了一種針對Flash存儲陣列的多線程控制算法，該算法對系統(tǒng)的邏輯開銷、存儲速度和容量等性能進行了優(yōu)化[4]；俄羅斯的Puryga等人研發(fā)的湯姆遜散射診斷數(shù)據(jù)采集系統(tǒng)同樣包含多片存儲單元，它允許以5 GHz采樣率采集八通道數(shù)據(jù)[5]；類似的組建Flash陣列以增加存儲容量的方式在一些嵌入式系統(tǒng)和大數(shù)據(jù)硬件神經(jīng)網(wǎng)絡(luò)系統(tǒng)領(lǐng)域同樣存在廣泛的應(yīng)用[6-8]。目前所廣泛采用的NAND Flash在使用過程中會存在壞塊無法進行數(shù)據(jù)的存儲與讀取，且位置隨機，這對于復(fù)雜Flash陣列的可靠性問題是極大的挑戰(zhàn)[9]；或者在大容量彈載記錄儀讀取數(shù)據(jù)的過程中，難以快速提取有用數(shù)據(jù)，降低數(shù)據(jù)處理效率；或者在復(fù)雜的測試環(huán)境下，傳統(tǒng)存儲系統(tǒng)的觸發(fā)方式可能增加其發(fā)生誤觸發(fā)的風(fēng)險[10]。

針對上述提到的壞塊多、讀取速度慢、誤觸發(fā)風(fēng)險高等嚴重影響存儲器可靠性與工作效率的問題，本文提出一種基于NAND Flash協(xié)處理系統(tǒng)的彈載記錄儀。

1 傳統(tǒng)彈載記錄儀

1.1 傳統(tǒng)彈載記錄儀原理

傳統(tǒng)彈載記錄儀的電路模塊主要包括控制器、信號適配電路、A/D轉(zhuǎn)換器、存儲器、接口電路以及電源控制等部分?？刂破魍瓿蓪Σ杉娐返目刂?、數(shù)字量的解碼、混合數(shù)據(jù)流控制和讀寫存儲器。信號適配電路將待測量的模擬信號經(jīng)過放大和濾波調(diào)理后送入A/D轉(zhuǎn)換器，A/D轉(zhuǎn)換器將模擬信號轉(zhuǎn)化為數(shù)字信號，然后存入數(shù)據(jù)存儲器，接口電路實現(xiàn)記錄儀與上位機之間的連接與通信。傳統(tǒng)彈載記錄儀原理框圖如圖1所示。

圖1 傳統(tǒng)彈載記錄儀原理框圖Fig.1 Schematic diagram of traditional bomb-borne recorder

1.2 傳統(tǒng)彈載記錄儀的優(yōu)化方向

1.2.1壞塊管理方式

NAND Flash出廠攜帶的壞塊被稱為固有壞塊，在使用過程中，對塊的擦除或編程操作失敗，或是發(fā)生超出數(shù)據(jù)校驗算法糾錯能力的塊被稱為使用壞塊。好的壞塊管理策略是保證存儲數(shù)據(jù)可靠性的關(guān)鍵[11]。

為了在使用過程中不受壞塊影響，若采用傳統(tǒng)的壞塊管理手段，即提前對Flash進行壞塊檢測，并產(chǎn)生相應(yīng)的壞塊管理表[12-13]，在數(shù)據(jù)寫入Flash的塊存儲單元前，同壞塊表進行預(yù)匹配，若驗證該塊為好塊則開始記錄數(shù)據(jù)。這種方式會限制Flash的存儲速度，而且占用大量的設(shè)計資源，效率過低；若采用已優(yōu)化的方法如頁粒度管理方法，對于整個Flash的頁錯誤率進行考慮，并采用DAM_FTL算法進行替換塊適配，實現(xiàn)又過于復(fù)雜[14-16]。

如果能實現(xiàn)一種壞塊管理策略，既能省去預(yù)匹配操作的時間，又能以相對簡單的方式實現(xiàn)，這將大大提高數(shù)據(jù)存儲效率。

1.2.2數(shù)據(jù)回讀方式

彈載記錄儀通常用于高沖擊試驗中記錄彈道參數(shù)相關(guān)的高過載加速度信號。在侵徹試驗中，需要實時完成對膛內(nèi)發(fā)射與著靶侵徹過程中加速度信息的采集與記錄，這一過程持續(xù)時間通常5～15 ms。為保證彈體發(fā)射和著靶侵徹過程被完整記錄，需要保證彈載記錄儀不間斷地記錄數(shù)據(jù)20～30 min。彈體回收以后，由計算機對記錄儀中數(shù)據(jù)進行回讀與分析。

彈體發(fā)射過程中會記錄大量的數(shù)據(jù)，而其中膛內(nèi)與侵徹數(shù)據(jù)卻僅有億分之一為有效數(shù)據(jù)。若采用傳統(tǒng)方案，雖然通過引出多根數(shù)據(jù)線傳輸多bit數(shù)據(jù)，或者通過更換通信協(xié)議，可以提高數(shù)據(jù)傳輸速度，但這些方式或占用接口較多，或占用記錄儀體積較大，且同樣需要分析大量無效數(shù)據(jù)，并不能較好地解決問題。

如果系統(tǒng)在回讀數(shù)據(jù)時，能夠快速定位有效數(shù)據(jù)位置并設(shè)置任意起始地址，這將大大提高讀數(shù)和數(shù)據(jù)處理的效率。

1.2.3觸發(fā)與數(shù)據(jù)記錄方式

傳統(tǒng)彈載記錄儀的觸發(fā)方式主要有兩種，第一種是設(shè)置觸發(fā)時間，第二種是設(shè)置觸發(fā)閾值。

設(shè)置觸發(fā)時間方式，可以為炮彈裝載入膛等準備工作留出時間，這種觸發(fā)方式具有較高的可靠性，適用于有效數(shù)據(jù)少，測試環(huán)境復(fù)雜的侵徹信號的采集與存儲。然而該方式的靈活性較低，如果彈體裝載等準備工作超時或者發(fā)射時間推遲，此時炮彈已無法取出，記錄儀卻開始工作，等到Flash中數(shù)據(jù)計滿后，系統(tǒng)自動斷電，最終可能會導(dǎo)致試驗失敗。

設(shè)置觸發(fā)閾值方式，即當系統(tǒng)實時檢測的敏感信號大于閾值電壓時，存儲器使能，開始記錄數(shù)據(jù)。首先，侵徹過程的測試環(huán)境較為復(fù)雜，各種諧波噪聲疊加，且有效數(shù)據(jù)長度過短，因此在高過載測試環(huán)境中，這種觸發(fā)方式的可靠性有待加強；其次，為避免丟失觸發(fā)時間節(jié)點之前的數(shù)據(jù)，在系統(tǒng)對敏感信號和閾值電壓的比較之前，需要暫存固定長度的預(yù)采樣數(shù)據(jù)。FPGA內(nèi)部RAM資源有限，可存儲的預(yù)采樣數(shù)據(jù)也很有限。這種觸發(fā)方式的靈活性較高，適合應(yīng)用于遠距離彈飛行姿態(tài)等數(shù)據(jù)的采集與存儲。

如果存在觸發(fā)和數(shù)據(jù)記錄方式，同時具備高的可靠性和靈活性，將大大提高彈載記錄儀的性能。

1.3 基于NAND Flash的協(xié)處理系統(tǒng)

協(xié)處理器是一種與主控制器件協(xié)同工作，輔助其完成特定計算任務(wù)的專用處理芯片或器件。對于相對簡單的系統(tǒng)，可以利用FPGA并行執(zhí)行特點，針對NAND Flash設(shè)計協(xié)處理模塊，配合主控制模塊完成對存儲系統(tǒng)的設(shè)計與優(yōu)化。對于彈載記錄儀來說，既可以實現(xiàn)單個主控制器難以勝任的功能，又在成本和空間上有著明顯的優(yōu)勢。

2 基于NAND Flash的協(xié)處理系統(tǒng)

2.1 基于協(xié)處理系統(tǒng)彈載記錄儀的整體框架

圖2為基于協(xié)處理系統(tǒng)彈載記錄儀的原理框圖。相比傳統(tǒng)彈載記錄儀，系統(tǒng)中多了協(xié)處理模塊與存儲陣列。結(jié)合NAND Flash的特點和傳統(tǒng)記錄儀待優(yōu)化的方向，協(xié)處理系統(tǒng)的設(shè)計主要包括以下模塊：以整合好塊地址為基礎(chǔ)的壞塊管理策略，以可控起始地址為基礎(chǔ)的數(shù)據(jù)讀取方式，以Flash存儲陣列為基礎(chǔ)的“邊擦邊寫”的二級流水操作。主控制系統(tǒng)與協(xié)處理系統(tǒng)協(xié)同工作，共同完成數(shù)據(jù)的采集與存儲。

圖2 基于協(xié)處理系統(tǒng)彈載記錄儀原理框圖Fig.2 Schematic diagram of Missile recorder based on co-processing system

2.2 NAND Flash簡介

本文選用三星NAND Flash器件K9WBG08，其存儲結(jié)構(gòu)為：NAND Flash數(shù)據(jù)以bit方式保存在memory cell，一個cell只能存儲一個bit。這些cell以8個為單位，連成bit line，形成Byte。這些Byte line會再組成page，每64個page形成一個block。block是NAND Flash中最大的操作單元，擦除按照block為單位完成，編程/讀取按照 page 為單位完成[17]。

2.3 基于整合好塊地址壞塊管理

基于整合好塊的壞塊管理策略的操作流程如圖3所示。在塊擦除操作的同時，判斷該塊是否為好塊，則是將好塊地址存入FPGA的RAM核中，否則跳過該塊。NAND Flash芯片在出廠時會保證第一塊為好塊，因此將block0作為存放好塊地址的固定區(qū)域，等待全部塊擦除完畢后，將整合好的好塊列表寫入其中，即使系統(tǒng)下電數(shù)據(jù)依然存在。在執(zhí)行頁編程或數(shù)據(jù)讀取操作前，首先從NAND Flash的固定區(qū)域中讀取好塊地址，并將其存放在FPGA的RAM核中，當需要向Flash發(fā)送待操作塊地址時，可以快速從表中讀出好塊地址，從而實現(xiàn)以整合好塊為前提的壞塊管理。

圖3 壞塊管理流程Fig.3 Bad block management process

相比傳統(tǒng)的壞塊管理策略，本文方案更容易實現(xiàn)，且每執(zhí)行一次擦除操作，便重新生成好塊RAM表，不僅做到隨時更新，還可以將處理壞塊的時間集中在擦除操作期間，為頁編程操作省去預(yù)匹配的時間，相比傳統(tǒng)方案大大提高數(shù)據(jù)存儲速度；不僅如此，構(gòu)建的好塊RAM表還可以串聯(lián)協(xié)處理系統(tǒng)的其他模塊，使整個系統(tǒng)更加簡單。

2.4 基于起始地址可控的數(shù)據(jù)讀取方式

基于起始地址可控的數(shù)據(jù)讀取方式操作流程如圖4所示。以構(gòu)建好塊RAM表的方法為前提，PC端可隨意設(shè)置起始地址；系統(tǒng)上電以后，自動從NAND Flash的固定區(qū)域中讀取好塊地址；當讀取的地址等于和起始地址時，將之后的好塊存放在FPGA的RAM核中；當讀到16位結(jié)束標志“ABCD”后停止，至此建立好了以起始地址為首的好塊RAM表。在回讀數(shù)據(jù)的過程中，待讀取的塊地址從好塊表中取出，當表中所有好塊地址讀完或接收到停止讀數(shù)指令時，整個數(shù)據(jù)讀取操作結(jié)束。

圖4 起始地址可控的數(shù)據(jù)讀取流程Fig.4 Data read process with controllable start address

2.5 基于NAND Flash存儲陣列的二級流水操作

2.5.1二級流水式的并行操作

圖5為NAND Flash執(zhí)行單次操作的時間劃分，在加載時間內(nèi)，F(xiàn)PGA向Flash發(fā)送指令、地址和數(shù)據(jù)；在忙碌時間內(nèi)，NAND Flash不響應(yīng)任何指令，此時Flash與FPGA之間的總線空閑，可通過軟硬件的協(xié)同合作，利用忙碌時間對另外的Flash進行加載操作，這也稱為對存儲陣列進行流水操作。

圖5 NAND Flash單次操作時間劃分Fig.5 Time division of single operation of NAND Flash

K9WBG08由兩個相同型號的小容量Flash基片組成，分別稱為chip1和chip2，除片選和等待信號外，其他端口均可共用。每個基片在讀、寫、擦操作的過程中存在忙碌時間，在此期間Flash不進行其余操作，這樣在存儲過程中，必然會造成時間的浪費，影響操作速度。利用Flash內(nèi)部的兩個基片組成存儲陣列，在存儲記錄的過程中引入流水線式的并行操作，可以提高NAND Flash的使用效率。

與傳統(tǒng)的并行操作不同，本文方案利用Flash內(nèi)部的兩個基片chip1、chip2交替地執(zhí)行塊擦除和頁編程操作，形成一種“邊擦邊寫”的記錄方法，如圖6所示，該方法可以在檢測到敏感信號之前不斷地進行數(shù)據(jù)更新。敏感信號到達后，F(xiàn)PGA總控模塊發(fā)送start record指令，隨后系統(tǒng)脫離“邊擦邊寫”的循環(huán)狀態(tài)，正式開始記錄數(shù)據(jù)。

圖6 二級流水式的并行操作Fig.6 Two-stage pipelined parallel operation

2.5.2“邊擦邊寫”的循環(huán)記錄法

“邊擦邊寫”循環(huán)記錄的方法是指按照圖6中箭頭所指方向，將箭頭所指的塊稱作next block，將箭尾所指的塊稱作block。圖7為單次“邊擦邊寫”操作，在Flash按塊存儲數(shù)據(jù)的過程中，先將next block中的數(shù)據(jù)擦除，等待塊擦除操作進入忙碌狀態(tài)后，再對block進行頁編程操作，直到該塊的64頁全部記錄滿后，對后續(xù)的塊執(zhí)行相同操作。在整個過程中，chip1、chip2交替并行執(zhí)行擦寫操作，循環(huán)往復(fù)。

圖7 一次“邊擦邊寫”操作Fig.7 One “erase-and-write” operation

這種方法可以在記錄數(shù)據(jù)至某塊前，保證該塊為空。同時如圖6所示，可以通過代碼設(shè)置參數(shù)“x”，保留敏感信號到達之前任意存儲容量的數(shù)據(jù)，因此最終的結(jié)果一定包含全部的有用數(shù)據(jù)。在此基礎(chǔ)上，系統(tǒng)可以有充足的時間對敏感信號進行實時檢測與多次核對，進而大大提高檢測精度，降低誤觸發(fā)的風(fēng)險。

2.5.3存儲器存儲數(shù)據(jù)的具體操作流程

存儲系統(tǒng)存儲數(shù)據(jù)的具體操作流程如圖8所示。上電后，首先對系統(tǒng)進行初始化；其次，自動從NAND Flash的block0中讀取好塊地址，并將其存放在FPGA的RAM核中；隨后進入“邊擦邊寫”循環(huán)狀態(tài)。值得注意的是，在檢測到敏感信號前，RAM表中的好塊地址被讀出使用后又會被重新寫入，由此整個操作流程得以循環(huán)往復(fù)；檢測到敏感信號后，RAM表中的好塊地址只出不進，直到表中剩余好塊數(shù)量為提前設(shè)置的x時，F(xiàn)lash存儲記錄操作結(jié)束。

采用二級流水操作令Flash內(nèi)部的兩個基片分時復(fù)用，可在宏觀上達到存儲效率最大化，使系統(tǒng)吞吐率接近理論值，不僅如此，該方法同樣可以運用在多片NAND Flash組成的復(fù)雜陣列中，以實現(xiàn)四級、八級甚至更多級流水操作，在提升存儲效率的同時，大大節(jié)約FPGA的引腳，節(jié)省PCB布線空間[18]。

圖8 彈載存儲器記錄數(shù)據(jù)的流程圖Fig.8 The flow chart of the on-board memory recording data

3 驗證與分析

3.1 仿真驗證與分析

ChipScope軟件是Xilinx公司提供的一個校驗FPGA設(shè)計的工具。它的本質(zhì)是一個虛擬的邏輯分析儀，能調(diào)用FPGA內(nèi)部的邏輯資源對代碼中的各個變量進行抓取分析。與ModelSim等一些其他的FPGA仿真工具不同的是，ChipScope可以直接反映代碼在實際硬件上的執(zhí)行情況，從而能夠更加有效地定位設(shè)計中的問題。

實現(xiàn)壞塊管理的邏輯電路仿真時序如圖9所示，已知第2 589塊為壞塊(0x0A1D)，上電以后進行遍歷檢測，發(fā)現(xiàn)可以有效地跳過壞塊。同時發(fā)現(xiàn)rd_goodb_in_vld信號翻轉(zhuǎn)，表示好塊地址被寫入FPGA的RAM核中，形成好塊表。

圖9 壞塊管理仿真時序圖Fig.9 Bad block management simulation timing diagram

實現(xiàn)起始地址可控的數(shù)據(jù)讀取方式的邏輯電路仿真時序如圖10所示。PC端設(shè)置起始地址為第32塊(0x0020)，上電復(fù)位以后，從NAND Flash的固定區(qū)域中讀取好塊地址(如圖10(a))，當讀取到第32塊時，rd_goodb_in_vld信號開始翻轉(zhuǎn)，表示開始將讀取到的好塊地址存放于FPGA的RAM核中，直到讀到結(jié)束標志“ABCD”后結(jié)束，至此建立好以第32塊為首地址的好塊RAM表。接下來讀取操作開始(如圖10(b))，首先向NAND Flash發(fā)送讀命令“00h”，然后rd_goodb_out_vld信號的電平置1，等待從RAM表中讀出待讀取塊地址，隨后以5個周期發(fā)送至Flash，再發(fā)送命令“30h”，等待rb置0再置1后，忙碌狀態(tài)結(jié)束，數(shù)據(jù)被讀出 。

圖10 起始地址可控的讀操作仿真時序圖Fig.10 Read operation simulation timing diagram

實現(xiàn)基于Flash存儲陣列的“邊擦邊寫”的二級流水操作方式的邏輯電路仿真時序如圖11所示，chip_cnt高電平表示對chip1使能，低電平表示對chip2使能，“邊擦邊寫”操作開始后，首先建立好塊RAM表，當識別到好塊地址結(jié)束標志“ABCD”時，使能chip2并向其發(fā)送“60h”塊擦除指令，然后rd_goodb_out_vld信號的電平置1，從RAM表中讀出待擦除塊地址goodb_add，并將其分為3個周期發(fā)送至Flash中。值得注意的是，若此時未檢測到敏感信號(如圖11(a))，則rd_goodb_in_vld信號的電平置1，隨后等待剛剛讀出的goodb_add重新寫入好塊RAM表中；若此時敏感信號已到(如圖11(b))，則RAM表中的好塊地址自此只出不進。發(fā)送完地址以后，向Flash發(fā)送指令“D0h”，等待rb2電平置0，chip2進入忙碌狀態(tài)后，使能chip1并向其發(fā)送“80h”和5個周期的待編程地址，等待該塊全部頁編程操作結(jié)束，便完成了一次“邊擦邊寫”操作。

圖11 “邊擦邊寫”操作仿真時序圖Fig.11 “Erase-while-write” operation simulation timing diagram

上述仿真結(jié)果表明，小型彈載同步NAND Flash存儲控制器的三項關(guān)鍵技術(shù)的功能基本實現(xiàn)。

3.2 實彈試驗彈載測試

仿真分析論證通過后，構(gòu)建高過載測試環(huán)境，開展靶場炮擊試驗，在彈體內(nèi)部搭載小型同步NAND Flash存儲控制器，通過在高過載環(huán)境下存儲記錄加速度信息，驗證記錄器在實際應(yīng)用中的性能。

彈載存儲系統(tǒng)使用Endvco傳感器和自研高量程諧振式陀螺儀分別對膛內(nèi)和侵徹過程中的三軸加速度和角速度信號進行分解；采用16位的模數(shù)轉(zhuǎn)換芯片AD7606 B，以單通道800 kHz的采樣率對調(diào)理后的6路模擬信號加2路穩(wěn)壓信號進行采集轉(zhuǎn)換；由協(xié)處理系統(tǒng)完成對轉(zhuǎn)換數(shù)據(jù)的編幀、緩存以及同觸發(fā)閾值的比較，進而控制系統(tǒng)的觸發(fā)和數(shù)據(jù)的存儲。如圖12所示，將小型存儲電路板、傳感器和電池進行集成，然后依次灌封于內(nèi)殼體、外殼體和試驗彈體內(nèi)。試驗彈采用改造過的130 mm彈丸，存儲記錄單元搭載于彈體尾部。靶體規(guī)格為2 m×2 m×2 m，混凝土抗壓強度為C15，使用鋼筋束縛圍壓。

圖12 內(nèi)殼體(左)、外殼體(中)和試驗彈(右)Fig.12 Inner case (left), outer case (middle), test bomb (right)

試驗現(xiàn)場如圖13所示，發(fā)射平臺采用130 mm口徑加農(nóng)炮，激光測速裝置布置在炮口19 m處，靶體布置在距離測速裝置29.4 m處，使用高速攝影記錄彈丸的整個侵徹歷程，彈丸穿過靶體之后由后面的夯土靶回收。

圖13 侵徹實驗現(xiàn)場Fig.13 Penetration experiment site

侵徹測試結(jié)束后，回收彈體并取出彈體內(nèi)部的存儲器(如圖14)，通過外露接口將數(shù)據(jù)上傳至上位機并進行數(shù)據(jù)處理。

圖14 回收彈體(左)和取出內(nèi)部存儲器(右)Fig.14 Recovering the projectile (left) and removing the internal memory (right)

用HEX Edit軟件打開讀取到的原始數(shù)據(jù)，如圖15所示。左側(cè)方框中4 B數(shù)據(jù)為幀計數(shù)，右側(cè)方框中的0xEB90為數(shù)據(jù)幀尾標志，由圖可知數(shù)據(jù)幀格式正確。上位機繪制的過載信號原始波形如圖16所示，從圖中可以看出，膛內(nèi)與侵徹過載信號均為半正弦狀脈沖，侵徹過載包括彈體的結(jié)構(gòu)震蕩以及噪聲，用Matlab對數(shù)據(jù)進行處理，得到膛內(nèi)與侵徹過程中的過載和脈寬，同理論值進行比較后得出本次試驗數(shù)據(jù)無誤。至此證明了小型彈載存儲測試系統(tǒng)在實際測試環(huán)境中的工作性能穩(wěn)定、可靠性高，能夠完成大量原始數(shù)據(jù)的高速記錄。

圖15 讀取的原始數(shù)據(jù)Fig.15 Raw data read

圖16 過載信號原始波形Fig.16 Original waveform of overload signal

4 結(jié)論

本文通過對影響彈載存儲系統(tǒng)可靠性的因素進行分析，從壞塊管理、數(shù)據(jù)讀取和多級流水操作3個方面入手，通過建立以整合好塊為基礎(chǔ)的壞塊管理策略，以可控起始地址為基礎(chǔ)的數(shù)據(jù)讀取方式，以Flash存儲陣列為基礎(chǔ)的“邊擦邊寫”的二級流水操作方式，實現(xiàn)了3項基于NAND Flash的關(guān)鍵技術(shù)功能，設(shè)計了一種功能更加全面的小型彈載存儲控制器。相比于傳統(tǒng)的彈載存儲系統(tǒng)，該方案存在以下幾點優(yōu)勢：

1) 構(gòu)建好塊RAM表的方法可以作為幾項關(guān)鍵技術(shù)的前提，使整個系統(tǒng)得以串聯(lián)，更加簡單高效。

2) 壞塊管理方式不但更加簡單，而且不以犧牲數(shù)據(jù)存儲速度為前提，將構(gòu)建好塊RAM的時間集中在擦除操作期間，省去了頁編程前的預(yù)匹配操作，相比于傳統(tǒng)方案數(shù)據(jù)存儲地速度更快。

3) 數(shù)據(jù)讀取方式更靈活，讀取速度更快。

4) 降低誤觸發(fā)的風(fēng)險，提高存儲系統(tǒng)的可靠性。

本文提出的設(shè)計方案可以大大提高存儲設(shè)備在復(fù)雜環(huán)境中的可靠性，為高速、靈活、小型化存儲系統(tǒng)的研究提供思路，具有一定的實用價值。但系統(tǒng)同樣存在一些不足，比如：構(gòu)建好塊RAM表雖然可以省去預(yù)匹配時間，卻也不得不消耗部分FPGA資源來存儲好塊地址；在存儲速度上，存儲陣列擦寫交替操作不比存儲陣列交替頁編程操作，如果要求系統(tǒng)搭載極高的采樣率，則不利于數(shù)據(jù)的超高速存儲。解決這些問題是后續(xù)研究的重點。