適用于任意多進(jìn)制的DAC通用結(jié)構(gòu)

劉 超,陶 敏,宿 剛,李德輝,鄭 偉,石景龍

(吉林大學(xué) 電子科學(xué)與工程學(xué)院,長(zhǎng)春 130012)

0 引 言

DAC(Digital-to-Analog Converter)作為溝通數(shù)字和模擬的橋梁,其在遠(yuǎn)程通信、發(fā)光二極管驅(qū)動(dòng)、掃頻儀、密集波分復(fù)用、低功耗藍(lán)牙設(shè)備和信號(hào)調(diào)制器等需要將數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)時(shí),具有重要的應(yīng)用價(jià)值[1-7]。在一般的DAC結(jié)構(gòu)中,輸入數(shù)字量都是二進(jìn)制邏輯的。一位二進(jìn)制數(shù)只能表示一比特的信息量。而多進(jìn)制邏輯與二進(jìn)制邏輯相比,在相同的位數(shù)下攜帶有更大的信息量。由于多進(jìn)制邏輯信息具有密度大的優(yōu)點(diǎn),使其在諸如電信號(hào)和光信號(hào)調(diào)制、信號(hào)傳輸?shù)确矫娴玫搅藦V泛的應(yīng)用[8-13]。將多進(jìn)制邏輯引入DAC結(jié)構(gòu)設(shè)計(jì)中,將使DAC在相同位數(shù)下,得到更高的分辨率。三進(jìn)制DAC作為多進(jìn)制DAC中結(jié)構(gòu)最簡(jiǎn)單的一種,目前已有許多對(duì)其研究報(bào)道。Choi等[14]設(shè)計(jì)了一個(gè)4位的電流舵結(jié)構(gòu)三進(jìn)制DAC,不僅具有更佳的分辨率,還具有功耗低和尺寸小的優(yōu)點(diǎn)。但該基于電流舵的三進(jìn)制DAC結(jié)構(gòu)中,一個(gè)N位DAC需要N個(gè)不同大小的參考電流源,并且這N個(gè)參考電流源的電流大小呈現(xiàn)指數(shù)級(jí)遞增,這導(dǎo)致參考電流源的個(gè)數(shù)和匹配度同時(shí)制約了位數(shù)N的增加。

筆者提出了一種適用于任意多進(jìn)制數(shù)字輸入的電壓輸出型DAC結(jié)構(gòu)。對(duì)N位三進(jìn)制的DAC,只需要兩個(gè)參考電壓源；對(duì)N位M進(jìn)制的DAC,只需要M-1個(gè)參考電壓源,并且參考電壓源的電壓大小是線性增長(zhǎng)的。這種DAC結(jié)構(gòu)采用了電阻網(wǎng)絡(luò)結(jié)構(gòu),其想法來(lái)源于傳統(tǒng)的二進(jìn)制R-2R梯形電阻網(wǎng)絡(luò)結(jié)構(gòu)的DAC[15]。通過(guò)對(duì)R-2R梯形電阻網(wǎng)絡(luò)結(jié)構(gòu)電壓輸出型DAC進(jìn)行改進(jìn),使該DAC結(jié)構(gòu)通過(guò)簡(jiǎn)單的改變就可以適用于任意的M進(jìn)制數(shù)字輸入DAC的設(shè)計(jì)。

1 DAC結(jié)構(gòu)

1.1 二進(jìn)制R-2R DAC結(jié)構(gòu)

傳統(tǒng)N位二進(jìn)制R-2RDAC結(jié)構(gòu)[15]原理如圖1所示。圖1a所示的電阻網(wǎng)絡(luò)中只含有阻值R和2R兩種電阻,電壓源標(biāo)號(hào)dxVREF(1≤x≤N-1,輸入數(shù)字量dx取值為0或1)為圖1b所示的單刀雙擲模擬開關(guān)(SPDT：Single-Pole Double-Throw Analog Switch)與參考電壓源VREF組合結(jié)構(gòu)的簡(jiǎn)化形式。如圖1b所示,dx對(duì)SPDT進(jìn)行控制：當(dāng)dx=0時(shí),SPDT接通到地,則dxVREF=0；當(dāng)dx=1時(shí),SPDT接通到VREF,則dxVREF=VREF。因此SPDT輸出的電壓可統(tǒng)一表示成dxVREF。

圖1 R-2R DAC原理圖Fig.1 R-2R DAC Schematic diagram

根據(jù)戴維南定理,從圖1a中箭頭指向的0～N中任意一點(diǎn)的左側(cè)等效電阻均為2R。從1～N-1點(diǎn)中任取一點(diǎn)k(1≤k≤N-1),得到如圖2a所示的第k點(diǎn)局部等效電路。如圖2a所示,k點(diǎn)左側(cè)等效電阻為2R。再假設(shè)圖2a中的k點(diǎn)左側(cè)等效電壓為Vk。

圖2 R-2R DAC等效電路Fig.2 R-2R DAC equivalent circuit

根據(jù)線性疊加定理,得到第k+1點(diǎn)左側(cè)等效電壓Vk+1與第k點(diǎn)左側(cè)等效電壓Vk、第k個(gè)電壓源dkVREF的迭代關(guān)系

(1)

根據(jù)式(1),得到圖1a中箭頭所指的輸出電壓VOUT所在的點(diǎn)N處左側(cè)等效電壓為

(2)

對(duì)式(2)進(jìn)行多次迭代,得到圖1a中輸出點(diǎn)N處左側(cè)最終的等效電壓為

(3)

圖1a中的DAC輸出點(diǎn)N處左側(cè)的等效電壓為VN,等效電阻為2R。因此,R-2RDAC輸出端的等效電路如圖2b所示,從輸出電壓VOUT處向左邊看,電路由電壓源VN和電阻2R串聯(lián)組成。式(3)描述了二進(jìn)制R-2R梯形電阻網(wǎng)絡(luò)電壓輸出型DAC由數(shù)字量到模擬電壓的轉(zhuǎn)換函數(shù)關(guān)系。

1.2 任意多進(jìn)制的DAC結(jié)構(gòu)

對(duì)任意多進(jìn)制的電壓輸出型DAC一般結(jié)構(gòu)根據(jù)二進(jìn)制R-2RDAC結(jié)構(gòu)進(jìn)行改進(jìn),其原理圖如圖3所示。其基本結(jié)構(gòu)與二進(jìn)制R-2RDAC相比添加了一組電阻RC，并且對(duì)M進(jìn)制的電壓輸出型DAC,輸入數(shù)字量dx(0≤x≤N-1)取值為0～M-1。因此,對(duì)應(yīng)的參考電壓為M-1個(gè),模擬開關(guān)為單刀M擲模擬開關(guān)(SPMT：Single-Pole Muti-Throw Analog Switch)。電壓源標(biāo)號(hào)dxVREF為圖3b所示M-1個(gè)電壓源和SPMT結(jié)構(gòu)的簡(jiǎn)化形式。如圖3b所示,dx對(duì)SPMT進(jìn)行控制,當(dāng)dx為i(0≤i≤M-1)時(shí),SPMT與iVREF接通。例如,當(dāng)dx=2時(shí),SPMT接通到2VREF。因此SPMT的輸出電壓可統(tǒng)一表示成dxVREF。不同的參考電壓組合,經(jīng)過(guò)電阻網(wǎng)絡(luò)后,在圖3a中箭頭所指向的N點(diǎn)產(chǎn)生輸出電壓VOUT。

圖3 多進(jìn)制DAC原理圖Fig.3 Schematic diagram of DAC suitable for arbitrary radix

選取特定的RA、RB和RC電阻阻值使其滿足：從圖3a中箭頭指向的0～N中任意一點(diǎn)左邊的等效電阻均為RA。因此,如果從1～N-1中任取一點(diǎn)k(1≤k≤N-1),則其左側(cè)等效電阻為RA。任意M進(jìn)制DAC等效電路如圖4所示。

圖4 任意多進(jìn)制DAC等效電路Fig.4 DAC suitable for arbitrary radix equivalent circuit

圖4a為第k點(diǎn)局部電路原理圖。根據(jù)線性疊加定理,k+1點(diǎn)處左側(cè)等效電壓由第k點(diǎn)左側(cè)等效電壓Vk與第k個(gè)參考電壓dkVREF加權(quán)組成

(4)

對(duì)M進(jìn)制數(shù)字輸入的DAC,在Vk和dkVREF的作用下,k點(diǎn)處的電壓應(yīng)等于Vk衰減1/M與dkVREF衰減1/M的和。此外,根據(jù)戴維南定理,圖4a中k點(diǎn)處的加權(quán)電壓等于k+1點(diǎn)左側(cè)等效電壓。因此,k+1點(diǎn)處左側(cè)等效電壓Vk+1應(yīng)該滿足

(5)

對(duì)比式(4)和式(5),可得到RA與RC滿足

(6)

考慮到k+1點(diǎn)處左側(cè)的等效電阻應(yīng)等于RA,因此有

RA=RA∥RA∥RC+RB

(7)

將式(6)代入式(7),化簡(jiǎn)得到

(8)

根據(jù)式(6)和式(8),得到RA、RB和RC的數(shù)值關(guān)系。當(dāng)M=2時(shí),由式(6)可知RC的值為無(wú)窮大,相當(dāng)于不連接RC；由式(8)可知RB=0.5RA。根據(jù)圖3a、式(6)和式(8),容易發(fā)現(xiàn)在M=2的特殊情況下,任意多進(jìn)制DAC結(jié)構(gòu)即為二進(jìn)制R-2RDAC結(jié)構(gòu)。因此,任意多進(jìn)制DAC結(jié)構(gòu)為傳統(tǒng)R-2RDAC結(jié)構(gòu)的拓展。

對(duì)M>2時(shí)的一般情況,根據(jù)式(5)迭代計(jì)算得到圖3a中N點(diǎn)左側(cè)的等效電壓為

(9)

式(9)描述了M進(jìn)制的電壓輸出型DAC結(jié)構(gòu)由數(shù)字量到模擬電壓的轉(zhuǎn)換函數(shù)關(guān)系。其中M可為任意大于1的整數(shù)。式(9)表明,N位M進(jìn)制數(shù)字輸入的DAC可以實(shí)現(xiàn)分辨MN階不同的電壓。相比于二進(jìn)制數(shù)字輸入的DAC只能分辨2N階不同的電壓,任意多進(jìn)制DAC的分辨率隨著進(jìn)制數(shù)M的增大而顯著提高。而且該DAC結(jié)構(gòu)簡(jiǎn)單,設(shè)計(jì)難度不隨位數(shù)N和進(jìn)制數(shù)M的增加而增大。由于每一級(jí)電阻網(wǎng)絡(luò)和參考電壓的結(jié)構(gòu)都相同,拓展位數(shù)時(shí)僅需簡(jiǎn)單地對(duì)相同結(jié)構(gòu)的電阻網(wǎng)絡(luò)和參考電壓結(jié)構(gòu)進(jìn)行相應(yīng)個(gè)數(shù)的拓展。而拓展進(jìn)制數(shù)時(shí),僅需要對(duì)模擬開關(guān)的輸入通道數(shù)和參考電壓進(jìn)行相應(yīng)個(gè)數(shù)的拓展。在進(jìn)行位數(shù)拓展和進(jìn)制拓展時(shí),結(jié)構(gòu)也沒(méi)有明顯變復(fù)雜。因此,可以方便地利用該結(jié)構(gòu)設(shè)計(jì)多進(jìn)制和高位數(shù)的DAC。

2 三進(jìn)制電壓輸出型DAC實(shí)驗(yàn)

2.1 電路設(shè)計(jì)

選取N=8、M=3,對(duì)筆者提出的DAC結(jié)構(gòu)進(jìn)行功能驗(yàn)證。利用分立元件和集成電路芯片設(shè)計(jì)8位的三進(jìn)制電壓輸出型DAC電路模塊。當(dāng)M=3時(shí),根據(jù)式(6)和式(8),RA、RB和RC滿足RB=2/3RA以及RC=RA的數(shù)量關(guān)系。選取RA=30 kΩ,則RB=20 kΩ,RC=30 kΩ。設(shè)計(jì)的電路原理如圖5所示,該電路有兩個(gè)參考電壓源VREF和2VREF。選取VREF=1.25 V,2VREF=2.5 V。

圖5 8位三進(jìn)制DAC原理圖Fig.5 8-trit ternary DAC schematic diagram

為使微控制器和可編程門陣列等具有三態(tài)引腳的控制電路能對(duì)該DAC進(jìn)行控制,輸入接口進(jìn)行了

特殊設(shè)計(jì),使三態(tài)引腳Px(1≤x≤7)輸出的電平與三進(jìn)制DAC的數(shù)字輸入量dx取值一一對(duì)應(yīng)。如圖5b所示,每個(gè)三態(tài)引腳連接到10 kΩ上拉電阻和10 kΩ上拉電阻中間。上拉電阻的另一端接高電平VIO,下拉電阻的另一端接地。三態(tài)引腳Px的輸出狀態(tài)與DAC的輸入端dx的對(duì)應(yīng)關(guān)系如表1所示。三態(tài)引腳Px同時(shí)連接到兩個(gè)比較器CP1和CP2的輸入端。當(dāng)三態(tài)引腳Px輸出為低電平時(shí),CP1的輸出端Sx1為低電平,CP2的輸出端Sx0為高電平,則dxVREF=VREF。當(dāng)三態(tài)引腳Px輸出為高阻態(tài)時(shí),兩個(gè)比較器CP1和CP2輸出均為低電平,則dxVREF=0。當(dāng)三態(tài)引腳Px輸出為高電平VIO時(shí),CP1的輸出端Sx1為高電平,CP2的輸出端Sx0為低電平,則dxVREF=2VREF。

由于圖5a中的箭頭所指向點(diǎn)8處左側(cè)的等效電阻的30 kΩ電阻不可忽略,因此連接一個(gè)緩沖用的放大器OP,使電壓從圖5a的VOUT點(diǎn)處輸出。將N=8、M=3和VREF=1.25 V代入式(9),得到8位三進(jìn)制的電壓輸出型DAC的數(shù)字量到模擬電壓的轉(zhuǎn)換函數(shù)

實(shí)際制作的8位三進(jìn)制DAC電路模塊如圖6所示。其大小緊湊,長(zhǎng)為54 mm,寬為27 mm。

圖6 8位三進(jìn)制DAC實(shí)物圖Fig.6 Picture of the 8-trit ternary DAC

2.2 數(shù)據(jù)與分析

對(duì)實(shí)際DAC電路靜態(tài)數(shù)據(jù)進(jìn)行測(cè)試。8位三進(jìn)制DAC理論上可分辨多達(dá)6 561個(gè)不同的電壓值,因此選擇性地等間隔選取243個(gè)點(diǎn)的電壓進(jìn)行測(cè)量。電壓測(cè)量?jī)x器選擇吉時(shí)利公司的六位半高精度萬(wàn)用表,保證測(cè)量數(shù)據(jù)的可靠性和準(zhǔn)確性。該DAC的測(cè)試結(jié)果曲線如圖7所示。

圖7a給出了實(shí)際測(cè)試輸出模擬電壓值隨輸入數(shù)字量的變化關(guān)系,以及理論輸出模擬電壓值隨輸入數(shù)字量的變化關(guān)系。由圖7a可看出,實(shí)際測(cè)試電壓值與理論電壓值在整個(gè)數(shù)字輸入量變化范圍內(nèi)隨輸入數(shù)字量變化的總體趨勢(shì)一致,從而驗(yàn)證了筆者提出的DAC結(jié)構(gòu)的正確性。圖7b給出了模擬電壓實(shí)測(cè)值與理論值的誤差隨輸入數(shù)字量的變化關(guān)系,可看出最大誤差接近33 LSB(Last Significant Bit)。圖7b中出現(xiàn)的誤差,主要有3個(gè)來(lái)源：由電阻網(wǎng)絡(luò)中的電阻值誤差、模擬開關(guān)的導(dǎo)通電阻和參考電壓源內(nèi)阻等電阻原因間接導(dǎo)致誤差；緩沖放大器輸入失調(diào)電流和緩沖放大器輸入偏置電流等電流,間接導(dǎo)致誤差；參考電壓源的電壓值存在誤差和緩沖放大器輸出失調(diào)電壓等電壓,直接導(dǎo)致誤差?？梢圆捎眉呻娐吩O(shè)計(jì)該DAC降低誤差。

此外,從圖7b中可看到,誤差隨輸入數(shù)字量呈現(xiàn)階躍變化現(xiàn)象。前兩次階躍現(xiàn)象出現(xiàn)在DAC的MSB(Most Significant Bit)發(fā)生切換時(shí)。這是由于MSB的權(quán)重最大,其對(duì)電阻值誤差較敏感,導(dǎo)致其對(duì)電壓誤差的影響較大。從圖7b還可看到,還存在第3次誤差的階躍變化,其原因是電阻網(wǎng)絡(luò)型DAC本身存在的本征非單調(diào)特性。與圖7對(duì)應(yīng)的部分?jǐn)?shù)據(jù),如表2所示。

圖7 數(shù)據(jù)曲線Fig.7 Data curve

3 結(jié) 語(yǔ)

筆者根據(jù)傳統(tǒng)的二進(jìn)制R-2R電阻網(wǎng)絡(luò)型DAC,提出了一種新的DAC結(jié)構(gòu),并逐步推導(dǎo)出各個(gè)電阻阻值應(yīng)該滿足的關(guān)系,使其能推廣到任意的多進(jìn)制DAC。對(duì)不同進(jìn)制的DAC,其結(jié)構(gòu)基本相同,區(qū)別主要在于電阻網(wǎng)絡(luò)中電阻值和參考電壓源的個(gè)數(shù)不同。為驗(yàn)證該DAC結(jié)構(gòu)的基本功能而構(gòu)建的8位三進(jìn)制DAC電路可產(chǎn)生38種不同的模擬電壓值。而8位二進(jìn)制DAC只能產(chǎn)生28種不同的模擬電壓。因此,8位的三進(jìn)制DAC的分辨率相當(dāng)于8位二進(jìn)制DAC的 25.6倍。該結(jié)果顯示了多進(jìn)制邏輯在DAC結(jié)構(gòu)設(shè)計(jì)方面的應(yīng)用潛力。