基于老化特征化提取進行時序分析的解決方案

陳 寒，宋存彪，吳韋忠

(中興微電子技術(shù)有限公司 后端設(shè)計部FoundationIP，上海 200120)

0 引言

近年來，CMOS 技術(shù)不斷發(fā)展至納米級先進工藝，帶來的可靠性問題也越來越突出，眾多老化效應(yīng)，例如偏置溫度不穩(wěn)定性(Bias Temperatrure Instability，BTI)、熱載流子注入(Hot Carrier Injection，HCI)，成為提高超大規(guī)模集成(Very Large Scale Integrated，VLSI)電路可靠性的主要挑戰(zhàn)[1-3]。BTI 效應(yīng)是由于在氧化層界面的不飽和Si鍵在H2 退火過程中形成Si-H 鍵。當器件的柵極給到足夠的電壓產(chǎn)生持續(xù)的電場應(yīng)力時(對于NMOS 是高電平-VDD，對于PMOS 是低電平-VSS)，這些Si-H 鍵很容易斷裂，H 原子變成游離態(tài)并留下陷阱。隨著更高的電壓和更高的溫度，陷阱態(tài)的生成速度加快，導致閾值電壓(Vth)增加、漏端電流(Ids)減少以及溝道中電子遷移率下降[4-5]。在先進工藝中，負柵極偏置(Negative Bias Temperatrure Instability，NBTI)的PMOS 會產(chǎn)生比正柵極偏置(Positive Bias Temperatrure Instability，PBTI)的NMOS 更嚴重的衰退。HCI 效應(yīng)通常發(fā)生在數(shù)字電路中信號轉(zhuǎn)換時，器件源漏極和柵極施加高電壓時，溝道中具有源極指向漏極的高橫向電場，溝道中的空穴在橫向電場加速下，會與晶格碰撞發(fā)生散射或電離，部分載流子能在垂直于界面方向獲得足夠的能量而幸運地注入到柵氧化層中形成界面態(tài)或被陷阱捕獲，極少部分會到達柵極形成柵電流，在小尺寸器件中，溝道中的高能載流子注入造成器件損傷是熱載流子效應(yīng)導致器件性能退化的主要原因。這些注入載流子影響器件的Vth 和跨導(Gm)，導致Ids 的衰退[6]?？紤]到老化效應(yīng)的影響，電路設(shè)計人員通常會在時序路徑上加上一定時序減免值以保證電路能在經(jīng)歷老化后也可以在不同條件和特定頻率下工作[7]。

器件的老化程度依賴于其老化應(yīng)力條件，包括電壓、溫度和老化時間，最終影響單元的時序特性，許多應(yīng)用領(lǐng)域如移動通信、汽車、航空航天等，都會根據(jù)使用情況產(chǎn)生相對應(yīng)的應(yīng)力條件，因此在進行Aging-aware STA 時會考慮不同的老化條件，如圖1 所示。同一個的標準單元在不同的信號傳輸路徑或不同深度時，其老化應(yīng)力條件也會有所差別，如圖2 所示。通常，這些不同的應(yīng)用場景以及不同老化應(yīng)力條件在標準單元特征化過程中是無法得到體現(xiàn)的。

圖1 動態(tài)的STA 環(huán)境

圖2 同一個標準單元在不同路徑不同深度有不同的老化條件

基于這種情況，電路設(shè)計人員有兩種選擇，第一種方法是考慮最壞情況，所有路徑都考慮最大的老化衰減，即所有的路徑統(tǒng)一加上時序減免值，使得老化效應(yīng)在所有時序路徑上都能夠被體現(xiàn)。這個方式的優(yōu)點是保守且安全，但卻容易造成整體時序過于悲觀，使得STA 收斂困難，最終導致其芯片性能大打折扣。第二種方法是通過SPICE 仿真表征出大量的標準單元庫用以覆蓋不同的老化應(yīng)力條件，因為一套老化單元庫只對應(yīng)于一種應(yīng)力條件，需要大量的標準單元庫才能滿足設(shè)計需求，這極大增加了設(shè)計成本。

本文將提供一種先進的標準單元老化時序特征化的方法用于5 nm 先進工藝節(jié)點，該方法是基于Cadence的Liberate+Tempus 的解決方案，以實現(xiàn)STA 簽核。產(chǎn)生的一套老化標準單元庫可以包含一個應(yīng)力范圍，并且根據(jù)不同標準單元/路徑進行老化分析，以實現(xiàn)STA 可以有針對性地設(shè)置時序減免值來進行設(shè)計裕量設(shè)置。以下將從該方法的流程和數(shù)據(jù)分析上進行詳細說明。

1 Liberate 進行先進的標準單元老化時序特征化的流程

該方法是用Cadence 公司的Liberate 進行標準單元老化時序特征化。產(chǎn)生的老化標準單元庫可借助于Tempus 進行Aging-aware STA。

圖3 為標準單元老化時序特征化+Tempus STA 流程示意圖。輸入特征化所需文件，包括器件的SPICE 老化模型(如TMI(TSMC Modeling Interface)模型)，一定范圍的老化應(yīng)力條件，以及相關(guān)網(wǎng)表文件、模板文件、配置文件等，經(jīng)過Liberate 輸出不帶老化效應(yīng)的原始標準單元庫和覆蓋所有應(yīng)力條件的老化標準單元庫。在產(chǎn)生老化標準單元庫之前，會產(chǎn)生表征單元中的器件老化情況的中間文件，包含Vth 變化量和Ids 變化量。最終產(chǎn)生的老化標準單元庫模型針對每個標準單元的不同路徑進行規(guī)定應(yīng)力條件下的老化時序計算，得到老化后的時序差值，但是這個值無法直接讀取，需借助Tempus 進一步應(yīng)用。產(chǎn)生的原始標準單元庫和老化標準單元庫用于后續(xù)Tempus 進行Aging-aware STA。

圖3 標準單元老化時序特征化+Tempus STA 流程示意圖

為了保證標準單元庫的質(zhì)量，需要對老化標準單元庫進行QA。主要有兩步，如圖4 所示，首先進行結(jié)構(gòu)QA，對比產(chǎn)生的老化標準單元庫和原始標準單元庫，檢查兩者的標準單元及路徑的信息是否相對應(yīng)。由于特征化之后無法從老化標準單元庫中直接讀取老化時序差值，因此需要進行第二步QA，經(jīng)過一系列復雜的計算將特征化產(chǎn)生的表征器件老化情況的中間文件、老化標準單元庫和原始標準單元庫進行整合，產(chǎn)生一個老化后標準單元庫，表征了庫中單元經(jīng)歷應(yīng)力條件老化后的最終時序信息，將老化后標準單元庫與原始標準單元庫進行庫時序信息比較，進一步驗證老化效應(yīng)產(chǎn)生的影響。

2 結(jié)果與討論

2.1 單元中的器件在老化應(yīng)力條件下的衰退

對于數(shù)字電路設(shè)計的時序分析來說，影響其可靠性的最主要的兩個效應(yīng)是BTI 和HCI。文中的先進標準單元老化特征化流程考慮了這兩種效應(yīng)。圖5 為在5 nm 先進工藝節(jié)點下，一個反相器單元(Inverter)中的器件(PMOS/NMOS)在特定老化應(yīng)力條件(電壓為1.0 V、溫度為125 ℃)下Vth 隨著老化時間(Age)的增加情況，老化時間為10年 時，PMOS 的Vth 增加量為30 mV，NMOS 的Vth 增加量為11 mV，圖6 為其Ids 的衰退情況，老化時間為10年時，PMOS 的Ids 衰退率為14.8%，NMOS 的衰退率為3.1%。

圖5 HCI+BTI 引起的Vth 偏移(1.0 V，125 ℃)

圖6 HCI+BTI 引起的Ids 衰退率(1.0 V，125 ℃)

器件在不同老化應(yīng)力條件下的Vth 增加如圖7 所示。老化應(yīng)力條件中任一條件的變大都導致器件性能的進一步衰退。

圖7 不同的老化應(yīng)力條件導致的Vth 偏移

2.2 標準單元在老化應(yīng)力條件下的時序變化

在數(shù)字電路中，由BTI 和HCI 導致的器件性能變化會使相應(yīng)標準單元的延時產(chǎn)生嚴重影響，進而影響電路的時序。一個反相器標準單元經(jīng)過的一定老化應(yīng)力條件(1.0 V，125 ℃，10 年)下的上升沿延時衰退情況在翻轉(zhuǎn)率(Slew)分別為0.007、0.015、0.032 時隨著輸出負載(Output load)的變化如圖8所示?？梢钥闯?，HCI+BTI 效應(yīng)對反相器的延時影響很大，并且在slew 一定時，延時衰退隨著load 增大而變大，老化效應(yīng)引起的最大延時衰退為42.9%。

圖8 HCI+BTI 引起的上升沿延時衰退

2.3 Advanced Aging-aware STA 與SPICE 對 比

通過對比Advanced Aging-aware STA 與SPICE 仿真的結(jié)果驗證用Liberate 進行老化時序特征化結(jié)果的精度。SPICE 的老化數(shù)據(jù)是Tempus 找到傳輸路徑后調(diào)用Cadence Spectre 運行全可靠性仿真收集的，包括對器件的應(yīng)力條件下的老化分析和后續(xù)對時序的老化分析。Advanced Aging-aware STA 則是由本文提到的Liberate+Tempus 的解決方案得到的數(shù)據(jù)。在一定的老化應(yīng)力條件下，對上述兩種方法得到的由BTI 引起的老化標準單元庫中所有單元的傳輸路徑的延時進行對比，并統(tǒng)計兩者的差值，如圖9 所示。計算的標準單元的傳輸路徑一共2 398 條，平均絕對誤差為0.75%。數(shù)據(jù)表明，采用本文先進的老化標準單元庫得到的數(shù)據(jù)體現(xiàn)了良好的單元級精度。

圖9 Aging-aware STA 與SPICE 的延時差值統(tǒng)計

2.4 Advanced Aging-aware STA 與設(shè)置統(tǒng)一時序減免值對比

傳統(tǒng)考慮老化效應(yīng)的STA 的方法會設(shè)置統(tǒng)一時序減免值(Flat Derate)并加在所有的傳輸路徑上，即認為所有的路徑經(jīng)歷老化后會發(fā)生一樣的時序衰退，這樣會導致電路設(shè)計的負時序裕量(Total Negative Slack，TNS)數(shù)量增加，使得電路的PPA(Performance/Power/Area)難以取得較優(yōu)結(jié)果。本文中的先進老化標準單元庫中不同的路徑有不同的時序減免值，有效減少了TNS，能得到較好的PPA。在一定應(yīng)力條件(0.9 V，105 ℃，10 年)下，兩種方法得到的對建立時間(Setup)分析的TNS 如表1 所示，設(shè)置統(tǒng)一時序減免值得到的老化標準單元庫產(chǎn)生的TNS 為190，而由本文的先進老化標準單元庫產(chǎn)生的TNS為124，減小了35%。

表1 Advanced Aging-aware STA 與Flat derate 的TNS 差 異

3 結(jié)論

本文的基于Liberate 先進標準單元老化特征化得到的老化標準單元庫考慮了影響芯片可靠性的主要老化效應(yīng)BTI 和HCI，該流程操作簡單，數(shù)據(jù)可靠合理，主要有以下優(yōu)點：

(1)相比于將一個固定的時序減免值加到標準單元庫中得到老化標準單元庫的過于悲觀方法，文中的先進老化標準單元庫對不同單元不同傳輸路徑進行有針對的賦予設(shè)計裕量的分析更合理，更接近實際情況。

(2)用SPICE 仿真得到的一套老化標準單元庫只體現(xiàn)一種應(yīng)力條件，Aging-aware STA 對大量的單元庫的需求增加了設(shè)計成本；而文中得到的一套先進老化標準單元庫包含一定范圍內(nèi)的老化應(yīng)力條件，因此進行Aging-aware STA 時，只需調(diào)用一個單元庫即可，操作更簡潔也節(jié)省了成本。

(3)先進老化標準單元庫的TNS 數(shù)量小于傳統(tǒng)的設(shè)置固定時序減免值的TNS 數(shù)量，能實現(xiàn)STA 簽核產(chǎn)生更大收益，得到較好的PPA。