電流舵數(shù)模轉(zhuǎn)換器的靜態(tài)誤差分析與建模*

戴星明，劉穎異，唐旭升,

（1.東南大學(xué)微電子學(xué)院，南京 210096；2.東南大學(xué)網(wǎng)絡(luò)空間安全學(xué)院，南京 210096）

1 引言

在電路設(shè)計(jì)中，數(shù)據(jù)轉(zhuǎn)換器作為模擬信號(hào)和數(shù)字信號(hào)的接口電路得到了廣泛的應(yīng)用。數(shù)據(jù)轉(zhuǎn)換器主要分為兩大類：模數(shù)轉(zhuǎn)換器（ADC） 和數(shù)模轉(zhuǎn)換器（DAC）。ADC 將光照、壓強(qiáng)、濕度等模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)進(jìn)行存儲(chǔ)、處理或者傳輸，DAC 可以將這些處理過的數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)反饋到現(xiàn)實(shí)世界中。隨著互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）工藝的特征尺寸不斷縮小，數(shù)字系統(tǒng)的處理速度越來越快，對(duì)DAC 提出了更高的性能要求。電流舵DAC 具有高速、高精度的特點(diǎn)，廣泛應(yīng)用在5G 通信和軍工等領(lǐng)域。電流舵DAC 屬于使用大量相同模塊（開關(guān)電流單元）設(shè)計(jì)的電路類型，因此最重要的性能指標(biāo)取決于這些模塊的匹配行為[1-2]，如何快速通過某種機(jī)制來評(píng)估電流源的失配是否符合設(shè)計(jì)要求成為了問題的關(guān)鍵。采用相同工藝，由于電流源管的失配，不同批次制造出來的芯片積分非線性（INL，eINL）和微分非線性（DNL，eDNL）不同。為了描述特定工藝下電流源管的失配對(duì)DAC 靜態(tài)指標(biāo)的影響程度，業(yè)界引入了INL 良率的概念，INL良率定義為在多個(gè)相同的DAC 芯片樣本中INL 小于0.5 LSB 的概率[3]。在此基礎(chǔ)上，文獻(xiàn)[4]推導(dǎo)出了一個(gè)公式，描述管子失配對(duì)電流舵DAC INL 良率的影響，通過計(jì)算可以獲得管子失配與INL 良率的映射關(guān)系。試驗(yàn)表明這種方法要求的單位電流源管尺寸過大，導(dǎo)致DAC 梯度效應(yīng)增強(qiáng)，寄生電容增大，動(dòng)態(tài)性能下降，成本提高。蒙特卡羅仿真是評(píng)估失配最精確的方法，但是仿真時(shí)間與DAC 的分辨率呈指數(shù)關(guān)系，極大地影響了設(shè)計(jì)效率。

本文提出一種基于MATLAB 的驗(yàn)證模型，能夠高效、精確地評(píng)估出電流舵DAC 各個(gè)電流源管之間的匹配特性，構(gòu)建出電流舵DAC 的靜態(tài)誤差模型，并用數(shù)據(jù)證明了該模型的精確性和高效性。

2 電流舵DAC 靜態(tài)誤差分析

電流舵DAC 中需要參數(shù)一樣的晶體管，由于工藝偏差，實(shí)際生產(chǎn)出來的晶體管工藝參數(shù)不會(huì)完全一樣。晶體管的失配主要體現(xiàn)在尺寸、摻雜濃度、氧化層厚度等方面，這些參數(shù)會(huì)影響電流源的輸出電流。電流舵DAC 由多個(gè)相同的開關(guān)電流單元組成，電流源管的失配會(huì)讓開關(guān)電流單元產(chǎn)生的實(shí)際電流與理想值之間存在偏差，這種偏差會(huì)對(duì)電流舵DAC 的靜態(tài)性能造成直接的影響，所以通常將此類誤差稱為靜態(tài)誤差。不考慮MOS 管的溝道長(zhǎng)度調(diào)制效應(yīng)和襯偏效應(yīng)，工作在飽和區(qū)的電流源管所產(chǎn)生的電流大小為[5]：

其中參數(shù)μ0、Cox、VT與工藝有關(guān)，μ0為MOS 管的載流子遷移率，Cox為MOS 管的柵氧化層電容，VGS為MOS管柵端和源端的電壓差，VT為MOS 管的閾值電壓，W和L 為MOS 管的柵寬、柵長(zhǎng)，β 為電流因子。對(duì)式（1）求微分得到電流的絕對(duì)誤差為：

式（2）除以式（1）得到單位電流的相對(duì)誤差為：

本文只考慮工藝參數(shù)失配引起的隨機(jī)性誤差，不考慮系統(tǒng)誤差[6]，則式（3）可簡(jiǎn)化為：

電流的相對(duì)誤差呈正態(tài)分布[8]，式（4）的方差表示為：

電流因子相對(duì)誤差的方差和閾值電壓誤差的方差可以表示成：

其中Aβ和AVT是與工藝相關(guān)的比例系數(shù)，體現(xiàn)了特定工藝下晶體管電流因子和閾值電壓的失配程度。由于σI=σ(ΔI)，單位電流相對(duì)誤差的方差表示為[6]：

式（8）兩邊同時(shí)開方得到單位電流的相對(duì)標(biāo)準(zhǔn)差為：

式（9）表明，管子的失配與MOS 管的柵長(zhǎng)、柵寬以及過驅(qū)動(dòng)電壓（VGS－VT）反相關(guān)。

電流源管的失配會(huì)影響電流舵DAC 的輸出電流，通過以上分析和推導(dǎo)，電流源管失配可以通過單位電流的相對(duì)標(biāo)準(zhǔn)差來描述，根據(jù)PELGROM 提出的關(guān)于MOS 管的失配模型，將單位電流的相對(duì)標(biāo)準(zhǔn)差與管子的尺寸、過驅(qū)動(dòng)電壓聯(lián)系了起來。

3 構(gòu)建電流舵DAC 靜態(tài)誤差模型

第2 節(jié)主要分析推導(dǎo)了電流源管工藝參數(shù)失配對(duì)電流造成的影響，并且介紹了電流隨機(jī)失配誤差分布的特點(diǎn)。為快速評(píng)估DAC 電流的相對(duì)標(biāo)準(zhǔn)誤差是否符合設(shè)計(jì)要求，本節(jié)提出了一種靜態(tài)誤差模型，借助MATLAB 模擬電流源管隨機(jī)失配對(duì)電流產(chǎn)生的影響，并生成具體的INL 結(jié)果，多次循環(huán)得出INL 良率。

3.1 電流源的隨機(jī)失配誤差

對(duì)于一個(gè)N 位的電流舵DAC，主要由（2N－1）個(gè)單位電流源組成，每個(gè)單位電流源的隨機(jī)誤差都是不相關(guān)的，隨機(jī)誤差一般服從均值為0、標(biāo)準(zhǔn)差為σ 的正態(tài)分布[8]，單位電流的隨機(jī)誤差表示成：

不同權(quán)重的電流源，其隨機(jī)失配誤差對(duì)應(yīng)的標(biāo)準(zhǔn)差不同。假設(shè)一個(gè)采用全二進(jìn)制譯碼方式的電流舵DAC，輸入碼Di直接控制一個(gè)由2i個(gè)單位電流源并聯(lián)而成的電流源，輸出電流的標(biāo)準(zhǔn)差為：

3.2 DAC 靜態(tài)性能

電流源管的隨機(jī)失配主要表現(xiàn)在輸入碼對(duì)應(yīng)的輸出幅值差異，幅值誤差直接影響DAC 的靜態(tài)參數(shù)指標(biāo)DNL 和INL。差分輸出有許多優(yōu)勢(shì)，可以抑制共模噪聲、增加步長(zhǎng)幅度、縮短輸出建立時(shí)間，所以電流舵DAC 一般采用差分輸出的結(jié)構(gòu)。在數(shù)字碼k 下，差分結(jié)構(gòu)電流舵DAC 的DNL 和INL 為：

其中I（k）表示數(shù)字碼k 對(duì)應(yīng)的電流輸出幅值，ILSB為單位電流的平均值。

3.3 MATLAB 建模

帶有隨機(jī)失配誤差的電流源如圖1 所示，1 個(gè)單位電流源輸出電流I0及由2i個(gè)單位電流源并聯(lián)構(gòu)成的電流源輸出電流Ii分別為：

圖1 帶有隨機(jī)失配誤差的電流源

其中Iref是理想單位電流值，ΔI0為1 個(gè)單位電流源輸出電流的誤差項(xiàng)，在MATLAB 中，誤差項(xiàng)用函數(shù)normrnd(0,σ)模擬，ΔIi為電流權(quán)重為2i的誤差項(xiàng)，利用MATLAB 中的函數(shù)normrnd(0,σi)來模擬。

在誤差電流模型基礎(chǔ)上，構(gòu)造出帶有隨機(jī)失配誤差的電流舵DAC。假設(shè)一個(gè)分辨率為N 的全二進(jìn)制譯碼電流舵DAC，當(dāng)數(shù)字碼為k 時(shí)，DAC 的輸出為：

其中0≤k≤2N-1，Di為十進(jìn)制碼轉(zhuǎn)換成二進(jìn)制碼的第i 位表示二進(jìn)制碼Di的取反。

將式（16）代入式（12）（13），得到N 位全二進(jìn)制譯碼電流舵DAC 靜態(tài)性能的模型：

對(duì)于高分辨率全二進(jìn)制譯碼電流舵DAC，假設(shè)輸出擺幅確定，則ILSB為一確定的常數(shù)，ILSB近似等于Iref。因此式（17）（18）可以簡(jiǎn)化成：

從式（19）（20）可以看出，電流舵DAC 的靜態(tài)性能與單位電流大小無關(guān)，只與單位電流的偏差有關(guān)：eDNL(k)由相鄰2 個(gè)輸入信號(hào)控制的電流誤差的差值決定；而eINL(k)由當(dāng)前輸入信號(hào)控制的電流誤差累積之和決定，容易產(chǎn)生較大非線性。

在前面的基礎(chǔ)上，利用MATLAB 軟件構(gòu)建一個(gè)完整的電流舵DAC 靜態(tài)誤差模型。模型中主要設(shè)有5個(gè)變量，分別是最低位二進(jìn)制譯碼的位數(shù)bit_LSB，次高位溫度計(jì)譯碼的位數(shù)bit_ISB，最高位溫度計(jì)譯碼的位數(shù)bit_MSB，σI 和Iref。DAC 會(huì)根據(jù)應(yīng)用采用不同的分段結(jié)構(gòu)，通常采用3 段或者2 段式。將DAC 模型的位數(shù)設(shè)置成3 個(gè)變量，若DAC 采用2 段式的架構(gòu)，則將bit_ISB 設(shè)為0。根據(jù)DAC 的分段策略，利用normrnd 函數(shù)模擬如式（14）（15）那樣帶有失配誤差的電流。輸入信號(hào)為0~（2N－1）連續(xù)的整數(shù)，DAC 模型將數(shù)字碼轉(zhuǎn)換成帶有失配誤差的模擬量，利用式（19）（20）生成相應(yīng)的DNL 和INL。對(duì)于每個(gè)σI，重復(fù)上述操作100 次，統(tǒng)計(jì)INL 小于0.5 LSB 的次數(shù)占100 的比重，由此得到單位電流相對(duì)標(biāo)準(zhǔn)差與INL 良率的關(guān)系。

整個(gè)靜態(tài)誤差模型首先根據(jù)電流舵DAC 的分段結(jié)構(gòu)確定每位數(shù)字碼控制的電流權(quán)重，根據(jù)電流權(quán)重及σI，利用MATLAB 函數(shù)生成電流的誤差項(xiàng)，然后通過式（20）得到不同數(shù)字碼對(duì)應(yīng)的INL 結(jié)果，循環(huán)100次，評(píng)估出單位電流相對(duì)標(biāo)準(zhǔn)差對(duì)INL 良率的影響。

4 靜態(tài)誤差模型輔助設(shè)計(jì)

本 節(jié) 基 于 TSMC 0.18 μm MIXD SIGNAL SALICIDE 1.8 V/5 V AL_FSG 1P6M 工藝，借助第3 節(jié)構(gòu)建的靜態(tài)誤差模型，輔助完成電流舵DAC 電流源管的設(shè)計(jì)。要求電流舵DAC 的分辨率為14 bit，采樣頻率為100 MHz，靜態(tài)性能DNL 和INL 均小于0.5 LSB，差分輸出范圍為－1~1 V[9]。

4.1 確定單位電流的相對(duì)標(biāo)準(zhǔn)差

對(duì)一個(gè)DAC 而言，想要保證其單調(diào)性，INL 必須小于0.5 LSB?？紤]到DAC 的系統(tǒng)誤差、有限輸出阻抗、開關(guān)失配等其他非理想因素[10]，靜態(tài)誤差模型運(yùn)行出來的INL 良率至少達(dá)到99%，為設(shè)計(jì)留有余量。

綜合考慮面積、開關(guān)數(shù)量、性能等方面，14 位電流舵DAC 采用6+4+4 的分段結(jié)構(gòu)，高6 位和中間4 位均采用溫度計(jì)譯碼結(jié)構(gòu)，低4 位采用二進(jìn)制譯碼結(jié)構(gòu)，即bit_LSB 為4，bit_ISB 為4，bit_MSB 為6。通過迭代σI，當(dāng)σI/I=0.2%時(shí)，INL 小于0.5 LSB 的概率（INL 良率）達(dá)到99%，靜態(tài)性能如圖2 所示，圖中將靜態(tài)誤差模型運(yùn)行100 次的DNL 和INL 結(jié)果疊加在一起，每次循環(huán)，電流的隨機(jī)誤差不同且滿足高斯分布，模擬了不同批次芯片的工藝偏差。

圖2 分段比為6+4+4 的電流舵DAC 靜態(tài)性能

4.2 確定單位電流源管的尺寸

不考慮系統(tǒng)誤差，根據(jù)式（9）可以得到單位電流源管W 和L 的乘積為：

根據(jù)靜態(tài)誤差模型確定了σI/I=0.2%，在TSMC 0.18 μm 工藝中，5 V 的P 型MOS 管的Aβ和AVT分別為0.7101%μm 和8.0972 mV·μm。過驅(qū)動(dòng)電壓根據(jù)實(shí)際電流源電路能夠達(dá)到的值來設(shè)定。這里假設(shè)過驅(qū)動(dòng)為0.52 mV，根據(jù)式（21）求得電流源管的柵極面積，最后通過式（1）確定電流源管的寬長(zhǎng)比，至此完成了14位電流舵DAC 電流源管的設(shè)計(jì)。

4.3 3 種方案的對(duì)比

使用靜態(tài)誤差模型、公式計(jì)算、蒙特卡羅方法，分別評(píng)估14 位電流舵DAC 電流源失配對(duì)INL 良率的影響，結(jié)果如圖3 所示。從圖中可以直觀看出，INL 良率在85%~100%區(qū)間內(nèi)，本文提出的靜態(tài)誤差模型與蒙特卡羅仿真結(jié)果比較吻合，而公式計(jì)算則相差較大。

圖3 3 種方案仿真得到的14 位DAC 的INL 良率

使用3 種方案仿真出INL 良率所需要的時(shí)間如表1 所示。使用公式計(jì)算只需要幾秒鐘，但是精確度不高；蒙特卡羅仿真精度是最貼近工藝的，但是隨著DAC 分辨率的提高，仿真時(shí)間成倍增加；本文提出的靜態(tài)誤差模型結(jié)果精度較高、仿真時(shí)間適中，可大大提高設(shè)計(jì)效率。

表1 3 種方案仿真出INL 良率所消耗的時(shí)間

5 結(jié)論

由于高分辨率電流舵DAC 強(qiáng)烈依賴于電流源管的匹配特性，評(píng)估出電流源管的失配程度對(duì)設(shè)計(jì)非常重要。本文提出了一種基于MATLAB 設(shè)計(jì)的電流舵DAC 靜態(tài)誤差模型，該模型精度高，可以更快獲取INI良率結(jié)果，確定單位電流的相對(duì)標(biāo)準(zhǔn)差，從而確定電流源管尺寸。本文提出的靜態(tài)誤差模型只在TSMC 0.18 μm 工藝中進(jìn)行了驗(yàn)證，應(yīng)用到其他工藝可能存在一定的偏差。