高精度Sigma-Delta ADC芯片設(shè)計(jì)研究

劉慶一 孫艷杰 孫文海 劉瑞華 趙義強(qiáng)

1.大唐半導(dǎo)體科技有限公司 山東省青島市 266100 2.齊魯工業(yè)大學(xué)（山東省科學(xué)院）山東省科學(xué)院自動(dòng)化研究所 山東省濟(jì)南市 250014

1 引言

近年來(lái)，隨著傳感器技術(shù)的發(fā)展，各類(lèi)傳感器廣泛應(yīng)用于工業(yè)及汽車(chē)電子產(chǎn)品等領(lǐng)域。模數(shù)轉(zhuǎn)換器（ADC）作為傳感器信號(hào)數(shù)字化的重要電路單元，對(duì)其精度及速度要求較高。Sigma-Delta ADC 利用過(guò)采樣和噪聲整形技術(shù)，可以提高信號(hào)的信噪比，提升轉(zhuǎn)換精度。

本文專(zhuān)注于高精度模數(shù)轉(zhuǎn)換器芯片的設(shè)計(jì)，研究面向車(chē)規(guī)級(jí)傳感器信號(hào)采集應(yīng)用的16-bit高精度、低噪聲微弱電信號(hào)采集和模數(shù)轉(zhuǎn)換電路的架構(gòu)設(shè)計(jì)技術(shù)，以及低噪聲設(shè)計(jì)技術(shù)、失調(diào)消除技術(shù)、高性能信號(hào)緩沖器軌到軌輸入級(jí)設(shè)計(jì)技術(shù)。設(shè)計(jì)高精度、數(shù)據(jù)率可調(diào)Sigma-delta調(diào)制器，低通帶紋波降采樣濾波器設(shè)計(jì)技術(shù)，低噪聲參考電壓產(chǎn)生技術(shù)、電源和共模干擾抑制技術(shù)，實(shí)現(xiàn)高可靠高精度Sigma-Delta型模數(shù)轉(zhuǎn)換器芯片。

2 總體方案

總體架構(gòu)如圖1所示，由多位Sigma Delta調(diào)制器、重建濾波器、可編程抽取濾波器、FIR濾波器以及輸入緩沖器、控制邏輯等構(gòu)成。片內(nèi)集成基準(zhǔn)電壓驅(qū)動(dòng)緩沖器以及用于輸入信號(hào)緩沖、電平轉(zhuǎn)換的差分放大器，形成高度集成的緊湊型數(shù)據(jù)采集器件，消除復(fù)雜模擬前端信號(hào)處理電路設(shè)計(jì)需求，簡(jiǎn)化ADC使用。

圖1 Delta sigma ADC系統(tǒng)架構(gòu)示意圖

3 電路實(shí)現(xiàn)

3.1 Delta sigma調(diào)制器

Delta sigma調(diào)制器結(jié)構(gòu)如圖2所示，為滿(mǎn)足高精度高速性能需求，將采用帶有雙采樣積分器的3階5-bit多比特量化高階調(diào)制器結(jié)構(gòu)。調(diào)制器電路基于離散時(shí)間的開(kāi)關(guān)電容電路實(shí)現(xiàn)，包括三個(gè)開(kāi)關(guān)電容積分器、一個(gè)5-bit異步時(shí)序逐次逼近量化器、動(dòng)態(tài)元件匹配電路、32級(jí)的開(kāi)關(guān)電容DAC等。

圖2 基于3階5-bit多比特量化的調(diào)制器結(jié)構(gòu)示意圖

在5-bit量化器中，第一級(jí)、第三級(jí)的采樣電容和反饋電容均分成31個(gè)單元，用來(lái)完成32級(jí)數(shù)模轉(zhuǎn)換（DAC），并通過(guò)對(duì)第一、第二、第三級(jí)的單位電容進(jìn)行優(yōu)化設(shè)計(jì)降低開(kāi)關(guān)KT/C噪聲。

差分輸入由調(diào)制器以最高40MSPS的采樣速率進(jìn)行采樣，可在64倍過(guò)采樣率下實(shí)現(xiàn)最高625kSPS的轉(zhuǎn)換速率。所有的控制信號(hào)由雙向不交疊時(shí)鐘產(chǎn)生，避免電荷注入帶來(lái)的誤差。第一級(jí)積分器的輸入采樣開(kāi)關(guān)采用自舉開(kāi)關(guān)，消除采樣開(kāi)關(guān)的非線(xiàn)性導(dǎo)通電阻帶來(lái)的失真；內(nèi)部采樣和反饋開(kāi)關(guān)，由于傳輸電平幅度變化較大，為保證良好的導(dǎo)通性使用互補(bǔ)CMOS開(kāi)關(guān)。圖3為雙采樣積分器與時(shí)序示意圖。

圖3 雙采樣積分器與時(shí)序示意圖

在第一級(jí)積分器內(nèi)部跨導(dǎo)放大器（OTA）的輸入和輸出端使用斬波技術(shù)來(lái)消除OTA的1/f噪聲和失調(diào)，圖4為積分器中斬波技術(shù)示意圖。通過(guò)選擇斬波動(dòng)作與時(shí)鐘相的關(guān)系，減小對(duì)時(shí)序的要求。通過(guò)優(yōu)化斬波頻率，降低過(guò)快的時(shí)鐘翻轉(zhuǎn)帶來(lái)的額外開(kāi)關(guān)噪聲和功耗。

圖4 積分器中斬波技術(shù)示意圖

量化器前擬采用一種新型的模擬加法器結(jié)構(gòu)，消除傳統(tǒng)的模擬加法器帶來(lái)的幅度衰減，避免補(bǔ)償運(yùn)放或者降低參考電壓帶來(lái)的消耗，減小功耗，降低電路實(shí)現(xiàn)難度。

調(diào)制器采用一種5-bit異步時(shí)序的逐次逼近的量化器，相比基于傳統(tǒng)的Flash結(jié)構(gòu)的5-bit量化器，有明顯的面積和功耗優(yōu)勢(shì)。采用異步時(shí)序邏輯，相比同步時(shí)序，不需要高速的外部時(shí)鐘，減小功耗代價(jià)。和前級(jí)積分器采用同一時(shí)鐘，簡(jiǎn)化電路實(shí)現(xiàn)。

量化器通過(guò)一個(gè)溫度計(jì)譯碼器，轉(zhuǎn)換成溫度計(jì)碼。然后通過(guò)動(dòng)態(tài)元件匹配（DEM）模塊，轉(zhuǎn)換成DAC的控制信號(hào)，完成DAC反饋。DEM采用一種基于數(shù)據(jù)加權(quán)平均（DWA）算法的方式實(shí)現(xiàn)，具有實(shí)現(xiàn)簡(jiǎn)單、硬件代價(jià)較低的優(yōu)點(diǎn)。

3.2 運(yùn)算放大器設(shè)計(jì)

由于采用多階積分器結(jié)構(gòu)，后級(jí)引入的噪聲會(huì)被環(huán)路抑制。第一積分器內(nèi)部OTA必須被仔細(xì)設(shè)計(jì)，才能避免OTA引入的噪聲和非理想因素嚴(yán)重惡化調(diào)制器性能。OTA的有限增益會(huì)對(duì)積分器引入增益誤差和NTF的極點(diǎn)誤差，造成量化噪聲泄漏，此外OTA的非線(xiàn)性增益也將造成量化噪聲混疊，從而增加帶內(nèi)噪聲能量。第一級(jí)積分器內(nèi)部OTA原理圖如圖5所示。

由于采用前饋結(jié)構(gòu)和多比特量化，積分器的輸出擺幅有很顯著的縮減，因此增益非線(xiàn)性的影響被弱化很多，如圖5所示，第一級(jí)積分器將采用電流鏡運(yùn)放結(jié)構(gòu)。輸入管采用PMOS輸入，用來(lái)減小OTA貢獻(xiàn)的1/f噪聲，此外PMOS獨(dú)立的N阱也可以屏蔽數(shù)字電路到模擬電路的耦合噪聲串?dāng)_，輸出級(jí)采用cascade結(jié)構(gòu)用來(lái)提高增益。電流鏡運(yùn)放結(jié)構(gòu)的優(yōu)點(diǎn)是主級(jí)點(diǎn)和非主極點(diǎn)相距甚遠(yuǎn)，OTA的相位裕度接近90度，接近為一個(gè)單級(jí)運(yùn)放，當(dāng)閉環(huán)工作時(shí)，穩(wěn)定性非常強(qiáng)。同時(shí)，電路采用電流消去技術(shù)，將非主極點(diǎn)的從高頻往低頻處推，進(jìn)而可以使OTA的相位裕度下降到60度附近，此時(shí)積分器建立特性最為理想。

圖5 第一級(jí)積分器內(nèi)部OTA原理圖

3.3 5-bit SAR量化器設(shè)計(jì)

采用的5-Bit異步時(shí)序控制SAR量化器的結(jié)構(gòu)、時(shí)序以及控制邏輯如圖6（a）所示。整個(gè)SAR量化器共包括三大模塊：開(kāi)關(guān)電容陣列、比較器和異步時(shí)序邏輯。開(kāi)關(guān)電容陣列采用二進(jìn)制的方式分布，開(kāi)關(guān)電容陣列所有的電容在積分相為第三級(jí)積分器的負(fù)載，因此對(duì)電容值進(jìn)行優(yōu)化設(shè)計(jì)，保證第三級(jí)積分器完全建立的同時(shí)降低工藝引起的電容失配影響。比較器采用一種動(dòng)態(tài)比較器實(shí)現(xiàn)。圖6(b)為SAR量化器的工作時(shí)序。

圖6 （a）5-Bit異步時(shí)序SAR量化器結(jié)構(gòu) （b）工作時(shí)序

3.4 動(dòng)態(tài)匹配邏輯設(shè)計(jì)

將采用基于數(shù)據(jù)加權(quán)品均算法（DWA）的動(dòng)態(tài)匹配（DEM）技術(shù)來(lái)消除多比特DAC引入的非線(xiàn)性失真，該算法DWA具有實(shí)現(xiàn)簡(jiǎn)單，消除DAC非線(xiàn)性效果好的優(yōu)點(diǎn)。圖7給出基于DWA算法的DEM實(shí)現(xiàn)框圖。SAR量化器在Φ相時(shí)，對(duì)輸入信號(hào)進(jìn)行量化、然后將輸出的二進(jìn)制碼輸入溫度計(jì)編碼器，產(chǎn)生溫度器編碼。溫度計(jì)編碼放入一個(gè)循環(huán)移位寄存器，等待31位寄存器的移位指針的控制信號(hào)，來(lái)進(jìn)行輸出。溫度計(jì)編碼輸出進(jìn)入計(jì)數(shù)器，進(jìn)行一個(gè)求和，后級(jí)處理保證和不能大于31，然后將這個(gè)數(shù)送入寄存器。最終產(chǎn)生移位指針給循環(huán)移位寄存器產(chǎn)生DWA的31位輸出。數(shù)據(jù)加權(quán)平均碼由Φ控制，用來(lái)產(chǎn)生調(diào)制器中的開(kāi)關(guān)，實(shí)現(xiàn)DAC反饋。

圖7 動(dòng)態(tài)元件匹配邏輯結(jié)構(gòu)示意圖

3.5 Bandgap和參考電壓產(chǎn)生電路

Bandgap和參考電壓產(chǎn)生電路對(duì)高精度ADC設(shè)計(jì)至關(guān)重要，設(shè)計(jì)中將片內(nèi)集成參考電壓緩沖級(jí)，由于為柵極高阻輸入，因此電阻串分壓即可完成參考。如圖8所示的兩級(jí)放大器為片內(nèi)參考電壓緩沖級(jí)，第一級(jí)采用五管差轉(zhuǎn)單電路，后接一級(jí)共源放大器輸出。由于參考緩沖級(jí)引入的噪聲不能被調(diào)制器環(huán)路抑制，將直接疊加到輸入信號(hào)上，需對(duì)參考電路進(jìn)行低噪聲設(shè)計(jì)與優(yōu)化。

圖8 電壓參考緩沖級(jí)

除了熱噪聲的影響，低頻1/f噪聲也必須被抑制到足夠低的水平。運(yùn)放采用簡(jiǎn)潔結(jié)構(gòu)，盡量減少噪聲來(lái)源。電路將采用斬波技術(shù)，用來(lái)消除低頻失調(diào)和1/f噪聲。

3.6 濾波器設(shè)計(jì)

采用的降采樣濾波器結(jié)構(gòu)如圖9所示，將采用六級(jí)級(jí)聯(lián)結(jié)構(gòu)減小濾波器設(shè)計(jì)難度。濾波器的前四級(jí)由于過(guò)渡帶較寬，對(duì)性能要求相對(duì)較低，因此采用容易實(shí)現(xiàn)的組合（Comb）濾波器，前兩級(jí)和第三第四級(jí)分別為四階和五階Comb濾波器。后兩級(jí)由于過(guò)渡帶非常窄，而且對(duì)整個(gè)降采樣濾波器的性能起著決定性作用，因此采用2個(gè)高階FIR結(jié)構(gòu)的半帶濾波器實(shí)現(xiàn)。每一級(jí)濾波器對(duì)信號(hào)完成2倍的降采樣，因此整個(gè)半帶濾波器完成64倍降采樣。

圖9 降采樣濾波器的系統(tǒng)結(jié)構(gòu)

前四級(jí)組合（Comb）濾波器采用級(jí)聯(lián)積分梳狀(Cascaded Integrator Comb，CIC)濾波器，屬于線(xiàn)形相位FIR濾波器，由工作在高抽樣率的級(jí)聯(lián)理想積分器和低抽樣率的級(jí)聯(lián)微分器組成。CIC濾波器的主要特點(diǎn)是：實(shí)現(xiàn)簡(jiǎn)單且速度高，僅利用加法器、寄存器以及多路選通器就可以實(shí)現(xiàn)，因此實(shí)現(xiàn)代價(jià)小。第一、二級(jí)采用四階結(jié)構(gòu)，而第三、四級(jí)采用五階結(jié)構(gòu)。前四級(jí)Comb濾波器的實(shí)現(xiàn)方法比較相似，圖10給出第四級(jí)5階Comb濾波器結(jié)構(gòu)示意圖，其工作在1/16芯片主時(shí)鐘頻率，可以采用時(shí)分復(fù)用的方式來(lái)減小硬件代價(jià)。通過(guò)采用時(shí)分復(fù)用，本級(jí)濾波器只需一個(gè)多位加法器即可實(shí)現(xiàn)。表1為第四級(jí)Comb濾波器工作時(shí)序示意。

表1 第四級(jí)Comb濾波器工作時(shí)序示意

圖10 第四級(jí)Comb濾波器結(jié)構(gòu)

整個(gè)降采樣濾波器最后兩級(jí)將采用線(xiàn)性相位的FIR半帶濾波器實(shí)現(xiàn)，其決定著整個(gè)降采樣濾波器的性能。為了達(dá)到24-Bit的精度，高頻噪聲必須要被衰減到足夠低的程度，加上此時(shí)濾波器過(guò)渡帶十分窄，因此半帶濾波器阻帶衰減至少要大于100dB，此外還需要盡量窄的過(guò)渡帶。由于采用FIR結(jié)構(gòu)，要求高階數(shù)濾波器。傳統(tǒng)方式實(shí)現(xiàn)，高階濾波器將占據(jù)十分大的芯片面積和功耗。擬采用一種高效的110階級(jí)聯(lián)子濾波器結(jié)構(gòu)的FIR半帶濾波器，同時(shí)采用時(shí)分復(fù)用和濾波器系數(shù)CSD編碼的實(shí)現(xiàn)方法，從而達(dá)到低功耗、低面積消耗的高階濾波器實(shí)現(xiàn)。兩級(jí)半帶濾波器將采用同樣的結(jié)構(gòu)實(shí)現(xiàn)，如圖11所示，圖中F2為級(jí)聯(lián)的子濾波器，子濾波器F2結(jié)構(gòu)如圖12所示。

圖11 半帶濾波器結(jié)構(gòu)

圖12 子濾波器F2結(jié)構(gòu)

4 結(jié)束語(yǔ)

本文基于正向設(shè)計(jì)和反向參考，采用中芯國(guó)際0.13um CMOS工藝，離散時(shí)間sigma-delta架構(gòu)，模擬前端著重改善噪聲性能，優(yōu)化差分匹配和通道匹配，增強(qiáng)通道隔離；在數(shù)字域使用數(shù)字濾波，濾除50/60Hz工頻噪聲，提高了信噪比。