一款深亞微米抗輻照芯片的設(shè)計與實(shí)現(xiàn)

鄒文英，高 麗，謝雨蒙，周昕杰，郭 剛

（1.中科芯集成電路有限公司，江蘇無錫 214072；2.中國原子能科學(xué)研究院抗輻射應(yīng)用技術(shù)創(chuàng)新中心，北京 102413）

1 引言

收發(fā)器電路是協(xié)議處理器電路與外部總線的接口，是實(shí)現(xiàn)正常通信的基礎(chǔ)[1]，被廣泛應(yīng)用于國防科技領(lǐng)域。隨著人類對空間的探索不斷深入，對應(yīng)用于航天及國防領(lǐng)域的收發(fā)器電路要求也越來越高，其中抗輻照性能是一個重要的指標(biāo)。但是未經(jīng)輻照加固的收發(fā)器電路，其抗輻照能力較低，遠(yuǎn)不能滿足航天及國防領(lǐng)域?qū)﹄娐房馆椪漳芰Φ囊骩2]。特別是隨著半導(dǎo)體器件的集成度不斷提高，特征尺寸及工作電壓不斷降低，對電路的抗輻照加固設(shè)計也提出了更高的要求[2]。因此，研制輻照加固電路成為一項重要的課題[2]。

隨著抗輻照加固技術(shù)的發(fā)展，出現(xiàn)了工藝加固、版圖加固、電路加固等多種提高電路抗輻照特性的加固技術(shù)。在電路加固技術(shù)中，三模冗余（TMR）加固技術(shù)因加固效果佳而得到廣泛的應(yīng)用。

本文采用深亞微米CMOS 工藝設(shè)計了一款可以應(yīng)用于航空航天的四路串口收發(fā)電路，同時采用工藝加固、單元加固和全電路TMR 加固等多層次抗輻照加固技術(shù)，提高了芯片的性能，使之具有較強(qiáng)的抗輻照能力。

2 電路設(shè)計

2.1 電路整體結(jié)構(gòu)和功能

本文設(shè)計的四路串口收發(fā)器整體功能框圖如圖1所示。電路主要包括處理器總線的接口邏輯和四路通用異步收發(fā)傳輸器（UART）通訊協(xié)議邏輯。位于電路頂層的處理器總線接口邏輯與每一路UART 的總線接口邏輯通過膠連電路模塊連接，以實(shí)現(xiàn)外部處理器對四路UART 協(xié)議模塊的分別控制。

圖1 電路整體功能框圖

每個分立的UART 主要包含波特率發(fā)生器、總線接口、發(fā)送/接收緩沖先入先出（FIFO）和發(fā)送/接收器等模塊。波特率發(fā)生器可以動態(tài)配置，作為UART收發(fā)的參考時鐘。電路的發(fā)送/接收器可以靈活配置字長、校驗極性、停止位長度等信息，發(fā)送和接收功能各有256 B 的緩沖FIFO，且支持直接存儲器訪問（DMA）工作模式。

2.2 設(shè)計流程

本文設(shè)計的電路由5 V 外部單電源供電，端口工作電壓為5 V，內(nèi)核工作電壓為1.8 V，需要內(nèi)嵌低壓差線性穩(wěn)壓器（LDO）模塊完成5 V 到1.8 V 的電源轉(zhuǎn)換。因此，電路可以分為兩個部分（見圖2），即數(shù)字部分和LDO 模塊。數(shù)字部分基于抗輻照標(biāo)準(zhǔn)單元庫的數(shù)字半定制正向流程設(shè)計，包括系統(tǒng)設(shè)計、邏輯設(shè)計、后端設(shè)計、簽核（Signoff）及后仿真等工作，LDO模塊采用全定制設(shè)計，最終合并版圖完成整個電路的設(shè)計。

圖2 電路設(shè)計流程

2.3 邏輯設(shè)計

電路邏輯部分設(shè)計的輸入形式是綜合后的門級網(wǎng)表，需要在其基礎(chǔ)上完成網(wǎng)表級的加固和后端設(shè)計。由于電路具有較高的單粒子翻轉(zhuǎn)效應(yīng)（SEU）指標(biāo)，因此邏輯加固方案采用全電路TMR 設(shè)計。邏輯部分的設(shè)計內(nèi)容主要是將原網(wǎng)表轉(zhuǎn)換為TMR 網(wǎng)表，并基于該網(wǎng)表完成時序分析、門級仿真及后端設(shè)計。在設(shè)計的各階段需要做功能一致性的驗證以及TMR 的加固能力驗證。

為確保設(shè)計輸入網(wǎng)表的正確性，需要對原網(wǎng)表進(jìn)行仿真驗證。針對電路編寫了涵蓋全部功能的仿真平臺，該平臺主要包括讀寫寄存器、配置波特率、多種配置下的收發(fā)功能、收發(fā)FIFO 緩存功能、DMA 功能以及多路同時收發(fā)功能。

2.4 后端設(shè)計

本文提出電路的后端設(shè)計流程如圖3 所示，為了提高供電能力的可靠性和芯片內(nèi)部供電的平衡性，在電路布局規(guī)劃中根據(jù)邏輯部分的功耗評估和LDO 的負(fù)載能力仿真，在電路的上下部分并聯(lián)放置了兩個LDO 模塊，外部5 V 電源連接到LDO 上，LDO 輸出1.8 V 到內(nèi)核電源環(huán)上供電。

圖3 電路后端設(shè)計流程

電路采用TMR 結(jié)構(gòu)，在時鐘樹綜合過程中盡量使三路時鐘平衡；設(shè)計雙倍線寬和雙倍線間距以減小時鐘信號間的串?dāng)_[3]；選擇驅(qū)動能力較強(qiáng)的緩沖器和反相器作為時鐘樹的驅(qū)動單元，既滿足時鐘偏移及插入延遲要求，又增強(qiáng)時序路徑的抗輻照能力。考慮重要信號優(yōu)先布線原則并進(jìn)行線長優(yōu)化，繞線階段采用雙通孔規(guī)則以增強(qiáng)電路可靠性等。

2.5 抗輻照加固設(shè)計

電路總劑量加固主要采用工藝加固的方法[4]。0.18 μm 加固工藝主要對淺溝道隔離場區(qū)進(jìn)行總劑量加固，通過離子注入的方式將溝道/襯底界面處的P型硅反型閾值提高，從而抑制隔離區(qū)寄生晶體管的漏電通道開啟[5]。用工藝開發(fā)的方式提升NMOS 器件抗總劑量輻射能力，可明顯減小版圖面積及降低設(shè)計難度[5]。工藝加固后，1.8 V NMOS 抗總劑量輻射能力從加固前的100 krad(Si)達(dá)到了加固后的500 krad(Si)[5]。

在庫單元加固設(shè)計方面，通過仿真確認(rèn)N 管及P管有源區(qū)的距離、P 管及N 管源端到體接觸的距離，保證400K 下寄生可控硅結(jié)構(gòu)無法導(dǎo)通，以較小的面積損耗實(shí)現(xiàn)了單粒子閂鎖效應(yīng)（SEL）加固；SEU 加固采用經(jīng)典的雙互鎖存儲電路（DICE）結(jié)構(gòu)[6]；針對單粒子瞬態(tài)效應(yīng)（SET）加固[7]，為實(shí)現(xiàn)關(guān)鍵控制邏輯37 MeV·m2·mg-1的翻轉(zhuǎn)指標(biāo)，直接采用了內(nèi)部自刷新的三模單元進(jìn)行觸發(fā)器加固[8]。在實(shí)現(xiàn)抗輻射指標(biāo)的前提下，與同工藝節(jié)點(diǎn)的普通商用單元庫相比[9]，對應(yīng)的速度、面積、功耗增加的損耗在30%左右。

邏輯加固方案采用全電路TMR 設(shè)計[10]。邏輯部分的門級網(wǎng)表包含時序邏輯和組合邏輯兩大部分，時序邏輯中全部是觸發(fā)器。原網(wǎng)表包含三組觸發(fā)器，三組觸發(fā)器共用同一組端口，即CK/RN/D/Q/QN 等信號只有一套。而在TMR 設(shè)計時，標(biāo)準(zhǔn)單元庫的觸發(fā)器內(nèi)部同樣是TMR 設(shè)計，但分別連接到三組端口上，即CK/RN/D/Q/QN 等信號有三套。因此，在全TMR 設(shè)計中，只需要在原網(wǎng)表文件上做修改，將原網(wǎng)表的觸發(fā)器端口復(fù)制三份，組合邏輯整體復(fù)制三份，再按照原網(wǎng)表的關(guān)系連接起來，就實(shí)現(xiàn)了邏輯部分的TMR 設(shè)計。邏輯TMR 結(jié)構(gòu)如圖4 所示。

圖4 邏輯TMR 結(jié)構(gòu)

完成網(wǎng)表TMR 加固設(shè)計后，需要進(jìn)行電路的功能驗證和注錯驗證。網(wǎng)表在仿真平臺上進(jìn)行網(wǎng)表反標(biāo)電阻、電容寄生參數(shù)文件仿真驗證。仿真結(jié)果證明，經(jīng)過TMR 加固后，電路的邏輯功能是正確的。采用如下方法進(jìn)行注錯驗證：（1）將三模時鐘中的一模設(shè)置為固定0，進(jìn)行仿真；（2）將三模reset 中的一模設(shè)置為固定0（有效），進(jìn)行仿真。

3 電路實(shí)現(xiàn)與試驗結(jié)果分析

3.1 電路基本情況及實(shí)現(xiàn)

本設(shè)計電路是一款四通道UART 收發(fā)電路，最高工作頻率50 MHz，規(guī)模75 萬門，包含兩個LDO 模塊，采用抗輻照0.18 μm 1P6M CMOS 工藝，電路主要技術(shù)指標(biāo)如下。

工作電壓：端口5 V，內(nèi)核1.8 V；

抗SEL 能力：75 MeV·cm2·mg-1；

抗SEU 能力：1×10-10error/（bit·d）。

該抗輻照四路串口收發(fā)電路已在華潤上華有限公司成功流片，電路尺寸為6.42 mm×6.42 mm。

3.2 試驗結(jié)果及分析

在中國原子能科學(xué)研究院核物理研究所及中國科學(xué)院近代物理研究所對上述電路進(jìn)行抗輻照試驗。分別對經(jīng)過抗輻照加固的四路串口收發(fā)電路進(jìn)行SEU 試驗和SEL 試驗，試驗結(jié)果如表1 所示。

表1 單粒子事件數(shù)

觀察表1 可知，經(jīng)過抗輻照加固的四路串口收發(fā)電路達(dá)到了航天器件的抗輻照指標(biāo)要求。試驗結(jié)果充分驗證了采用工藝加固、庫單元加固及全電路的TMR設(shè)計能有效提高電路的抗輻照性能。

4 總結(jié)

隨著航空航天的不斷進(jìn)步，器件的特征尺寸也越來越小，對集成電路設(shè)計提出了更高的要求，需要采用多層次的綜合加固技術(shù)才能有效地提高芯片的抗輻照性能。本文介紹了一款深亞微米抗輻照四路串口收發(fā)電路，包括設(shè)計流程、邏輯設(shè)計、后端設(shè)計和抗輻照加固設(shè)計等。該電路在空間輻射條件下總線接口滿足多款SOC 總線時序，波特率可動態(tài)配置，每個通道各有256 B 的收發(fā)緩沖，支持DMA 操作，功能與性能可以滿足絕大部分航天需求。