基于時(shí)間交替采樣技術(shù)的1 GS/s、16 bit 數(shù)據(jù)采集系統(tǒng)研究

李海 濤 ，李斌康 ，2，孫 彬 ，張 美 ，2，田 耕 ，2

（1.西北核技術(shù)研究所，陜西 西安 710024；2.強(qiáng)脈沖輻射環(huán)境模擬與效應(yīng)國(guó)家重點(diǎn)實(shí)驗(yàn)室，陜西 西安 710024）

0 引言

隨著半導(dǎo)體技術(shù)的快速進(jìn)步，基于模數(shù)轉(zhuǎn)換器（Analog to Digital Converter，ADC）的實(shí)時(shí)數(shù)據(jù)采樣技術(shù)發(fā)展迅速。為了高精度地獲取待采樣信號(hào)波形，需要選擇合適參數(shù)的數(shù)據(jù)采集系統(tǒng)。待采樣信號(hào)帶寬越高，需要的數(shù)據(jù)采集系統(tǒng)實(shí)時(shí)采樣率就越高；待采樣信號(hào)的幅值動(dòng)態(tài)范圍越大，需要的數(shù)據(jù)采集系統(tǒng)分辨率越高。

對(duì)數(shù)據(jù)采集系統(tǒng)的研究正在持續(xù)地蓬勃開展，2012年，中國(guó)科學(xué)技術(shù)大學(xué)的唐紹春，基于時(shí)間交替采樣技術(shù)，研制10 GS/s、8 bit 數(shù)據(jù)采集系統(tǒng)[1]；2013 年，中國(guó)科學(xué)院高能物理研究所的鄒劍雄，研制4 GS/s、12 bit 數(shù)據(jù)采集系統(tǒng)[2]；2019 年，中國(guó)科學(xué)技術(shù)大學(xué)的梁昊，研制雙通道5 GS/s、10 bit 數(shù)據(jù)采集系統(tǒng)[3]；2019 年，電子科技大學(xué)的周楠，研制5 GS/s、12 bit 數(shù)據(jù)采集系統(tǒng)[4]；2019年，電子科技大學(xué)蔣俊、楊擴(kuò)軍等人，基于時(shí)間交替采樣技術(shù)，研制20 GS/s、8 bit 數(shù)據(jù)采集系統(tǒng)[5-6]；2019 年，中國(guó)工程物理研究院的吳軍，研制6.4 GS/s、12 bit 數(shù)據(jù)采集系統(tǒng)，應(yīng)用于脈沖輻射場(chǎng)診斷。

國(guó)內(nèi)外也有很多數(shù)據(jù)采集產(chǎn)品，如普源精電科技公司（RIGOL）基于自研的鳳凰座（Phoenix）示波器ASIC 芯片組研制的DS8000 示波器，性能達(dá)到10 GS/s、8 bit。美國(guó)Tektronix 公司研制的高分辨率示波器如MSO58LP，性能達(dá)到3.125 GS/s、12 bit；美國(guó)Teledyne 公司推出的高分辨率示波器如HDO8108A，性能達(dá)到2.5 GS/s、12 bit，還有數(shù)據(jù)采集卡產(chǎn)品如ADQ7，性能達(dá)到10 GS/s、14 bit；美國(guó)Gage 公司研制的數(shù)據(jù)采集卡如Razormax，指標(biāo)為1 GS/s、16 bit，TB3-EON 的指標(biāo)為6 GS/s、12 bit；美國(guó)Spectrum公司的數(shù)據(jù)采集卡如M4x.2234-x4，指標(biāo)為5 GS/s、8 bit；美國(guó)Pico technology 公司的數(shù)據(jù)采集卡如PicoScope6407，指標(biāo)為5 GS/s、8 bit；瑞士PSI 研發(fā)的數(shù)據(jù)采集卡如SIS3305，指標(biāo)為5 GS/s、10 bit 等[7]。

前述的研究成果、產(chǎn)品，關(guān)注的重點(diǎn)大多在實(shí)時(shí)采樣率上，以提高數(shù)據(jù)采集系統(tǒng)的時(shí)間測(cè)量精度為目的，對(duì)超快前沿（高帶寬）的信號(hào)波形，用高采樣率獲得足夠的精細(xì)時(shí)間信息。前述示波器/數(shù)據(jù)采集卡的垂直分辨率為8 bit、12 bit，對(duì)應(yīng)動(dòng)態(tài)范圍有限，約100 倍、700 倍。在幅度歸一化時(shí)，可分辨1/700 滿量程電壓幅值。一些應(yīng)用場(chǎng)景中，待采樣信號(hào)的動(dòng)態(tài)范圍高于1 000 倍，為了既獲取信號(hào)整體波形，又獲取信號(hào)波形細(xì)節(jié)，一般通過信道量程搭接等操作，實(shí)現(xiàn)對(duì)待采樣信號(hào)的高精度測(cè)量。為提高信號(hào)測(cè)量精度，相鄰信道量程必須有較大的重疊部分，這會(huì)降低信道的有效動(dòng)態(tài)范圍；此外，各信道的時(shí)間誤差不同、幅值誤差不同，同樣會(huì)降低測(cè)量精度。

本文主要研究高分辨率的數(shù)據(jù)采集系統(tǒng)，針對(duì)大動(dòng)態(tài)范圍的待采樣信號(hào)，用高分辨率數(shù)據(jù)采集系統(tǒng)獲取高精度的信號(hào)幅度信息。研制采樣率為1 GS/s、分辨率為16 bit 的數(shù)據(jù)采集系統(tǒng)，采用一個(gè)信道測(cè)量一個(gè)待采樣信號(hào)，即消除了量程搭接引入的誤差影響，又節(jié)約了信道，實(shí)現(xiàn)對(duì)大動(dòng)態(tài)范圍待采樣信號(hào)的高精度幅度信息獲取。在功能測(cè)試過程中，發(fā)現(xiàn)采樣數(shù)據(jù)的振蕩問題，基于時(shí)間交替采樣技術(shù)，提出在線校準(zhǔn)加離線校準(zhǔn)的方案，解決采樣數(shù)據(jù)的振蕩問題，有效擴(kuò)展系統(tǒng)的有效動(dòng)態(tài)范圍。

1 時(shí)間交替采樣技術(shù)

時(shí)間交替采樣技術(shù)也稱為并行時(shí)間交替采樣技術(shù)，基本原理是待采樣信號(hào)傳輸?shù)組 個(gè)ADC 通道，各ADC通道的采樣時(shí)鐘（頻率相同）保持固定的相位差進(jìn)行采樣，最后把M 個(gè)ADC 通道的采樣數(shù)據(jù)組合起來(lái)，等效構(gòu)成一個(gè)ADC 的采樣數(shù)據(jù)。時(shí)間交替采樣技術(shù)使等效實(shí)時(shí)采樣率提高到單個(gè)ADC 通道采樣率的M 倍，且分辨率保持不變，是實(shí)現(xiàn)高速高分辨率ADC 的有效技術(shù)路線之一[1]。

時(shí)間交替采樣技術(shù)可以在PCB 上實(shí)現(xiàn)，也可以在芯片內(nèi)部實(shí)現(xiàn)，目前很多的高采樣率、高分辨率ADC 芯片采用片上時(shí)間交替采樣技術(shù)實(shí)現(xiàn)，例如ADS54J60 芯片，采用4 個(gè)250 MS/s、16 bit 的pipeline ADC 通道，達(dá)到1 GS/s、16 bit 的性能[8]。如圖1 所示，對(duì)比分析兩種典型ADC 的基線噪聲頻譜，一款為TI 公司的ADS5400 芯片，指標(biāo)為1 GS/s、12 bit；另一款為TI 公司的ADS54J60，指標(biāo)1 GS/s、16 bit。ADS5400 的平均噪底（高基線）約為-109.5 dB，ADS-54J60 的平均噪底（低基線）約為-121.7 dB，平均頻譜噪底的大小和ADC 的分辨率正相關(guān)。ADS54J60 的頻譜在250 MHz 頻率點(diǎn)有一個(gè)凸起，對(duì)應(yīng)其內(nèi)部ADC 通道的實(shí)時(shí)采樣頻率。ADS5400 的頻譜在200 MHz、400 MHz頻率點(diǎn)有凸起，可以推斷，其內(nèi)部集成了5 片200 MS/s、12 bit 的ADC 通道，使用時(shí)間交替采樣技術(shù)達(dá)到1 GS/s、12 bit 的性能。

圖1 典型的基線噪聲頻率譜密度分布

理論上，如果各ADC 通道參數(shù)都一致，那么利用時(shí)間交替采樣技術(shù)，可以完美地實(shí)現(xiàn)高采樣率、高分辨率ADC[9]。在實(shí)際電路中，各ADC 通道的偏置、增益以及采樣時(shí)鐘相位都不一致，把偏置和增益的不一致引入的誤差分別稱為偏置誤差（Offset error）和增益誤差（Gain error）；把采樣時(shí)鐘相位不一致導(dǎo)致的誤差稱為時(shí)間相位誤差（Time-skew error）；三種誤差統(tǒng)稱通道失配誤差，嚴(yán)重影響時(shí)間交替采樣ADC 的性能。

利用MATLAB 仿真工具，建立包含4 個(gè)ADC 通道時(shí)間交替采樣ADC 的失配誤差仿真模型（指標(biāo)為1 GS/s、16 bit），輸入模擬信號(hào)為標(biāo)準(zhǔn)正弦波，頻率為30 MHz，ADC 相干采樣，采樣數(shù)據(jù)的頻率譜密度如圖2 所示，偏置誤差 （三角形標(biāo)識(shí)成份） 與輸入信號(hào)無(wú)關(guān)，僅與ADC 通道實(shí)時(shí)采樣率有關(guān)；增益誤差和時(shí)間相位誤差 （圓形標(biāo)識(shí)成份） 與輸入信號(hào)、ADC 通道采樣率有關(guān)，且兩種誤差無(wú)法有效區(qū)分。

圖2 1 GS/s、16 bit ADC 四通道時(shí)間交替采樣系統(tǒng)失配誤差的仿真模型

2 數(shù)據(jù)采集系統(tǒng)研制

采用“ADC+FPGA”的架構(gòu)，研制定制化性能參數(shù)的高分辨率數(shù)據(jù)采集系統(tǒng)，硬件原理如圖3 所示。待采樣信號(hào)輸入ADC 進(jìn)行模擬數(shù)字轉(zhuǎn)換，ADC 輸出采樣數(shù)據(jù)至FPGA；FPGA 對(duì)輸入的采樣數(shù)據(jù)進(jìn)行接收、降速處理和緩存等操作；通過外部總線協(xié)議，讀取FPGA 緩存的采樣數(shù)據(jù)，做在線或離線的數(shù)據(jù)分析處理。

模擬信號(hào)調(diào)理鏈路的核心部分采用Ti 公司的電流型差分運(yùn)算放大器——LMH6552，LMH6552 將待采樣單端信號(hào)轉(zhuǎn)換為待采樣差分信號(hào)，帶寬從直流到500 MHz，輸入到ADC 中進(jìn)行模擬數(shù)字轉(zhuǎn)換。

ADC 芯片選擇Ti 公司的ADS54J60，其內(nèi)部包含4 個(gè)250 MS/s、16 bit 的pipeline架構(gòu)的ADC通道，采用片上時(shí)間交替采樣技術(shù)實(shí)現(xiàn)1 GS/s、16 bit 的性能參數(shù)，ADS54J60 的有效位約為11.5 bit（fin=10 MHz），理論上可以實(shí)現(xiàn)2 800 倍的動(dòng)態(tài)范圍[10]；ADS54J60 輸出數(shù)據(jù)率為5 Gbps/lane×8-lane，輸出采樣數(shù)據(jù)采用了JESD204B協(xié)議，JESD204B 協(xié)議采用CML 驅(qū)動(dòng)器，具有數(shù)據(jù)傳輸率高、使用引腳少等優(yōu)點(diǎn)。

FPGA 芯片選擇Xilinx 公司Kintex-7 系列，芯片內(nèi)部具有集成16 通道GTX 收發(fā)專用硬核[11]，單通道GTX 可實(shí)現(xiàn)12.5 Gb/s 的高速串行數(shù)據(jù)雙向收發(fā)功能，通過配置JESD204B 協(xié)議鏈路上的Tx、Rx 和時(shí)鐘等鏈路連接參數(shù)[12]，建立具有確定性延遲的JESD204B 協(xié)議鏈路連接，采用8 個(gè)GTX 通道接收ADC 輸出的40 Gb/s 的JESD204B協(xié)議采樣數(shù)據(jù)。

JESD204B 協(xié)議的時(shí)鐘數(shù)據(jù)同步方式為自同步（Self-Synchronous）[13-15]，自同步方式將時(shí)鐘在數(shù)據(jù)流中進(jìn)行編碼傳輸，這種方式使得時(shí)鐘和數(shù)據(jù)的延時(shí)路徑相同，能保證最優(yōu)的時(shí)序收斂。選擇Ti 公司的LMK04828B芯片為ADS54J60 提供器件時(shí)鐘（頻率為1 GHz）、系統(tǒng)參考時(shí)鐘（頻率為3.960 25 MHz），為FPGA 提供全局時(shí)鐘（頻率為125 MHz）、參考時(shí)鐘（頻率為125 MHz）、系統(tǒng)參考時(shí)鐘（頻率為3.960 25 MHz）等[16-19]，如圖3 所示，整個(gè)系統(tǒng)的時(shí)鐘同源，所有時(shí)鐘的相位差保持穩(wěn)定，有利于建立JESD204B 協(xié)議鏈路和實(shí)現(xiàn)確定性延遲。

圖3 高分辨率數(shù)據(jù)采集系統(tǒng)硬件原理

3 信號(hào)源測(cè)試

對(duì)研制的1 GS/s、16 bit 的高分辨率數(shù)據(jù)采集系統(tǒng)開展功能測(cè)試，使用DG5251 作為標(biāo)準(zhǔn)信號(hào)源，輸出10 MHz正弦波進(jìn)入ADC 模擬輸入端，測(cè)量得到采樣數(shù)據(jù)時(shí)域波形和頻譜如圖4（a）、圖4（b）所示，250 MHz 頻率點(diǎn)對(duì)應(yīng)的毛刺為ADC 通道實(shí)時(shí)采樣頻率，230 MHz、240 MHz 對(duì)應(yīng)的是二階互調(diào)失真（IMD2），對(duì)比圖1 的基線頻譜，圖4中二階互調(diào)失真比較明顯；與圖2 相比，由于各種原因（主要是輸入正弦波頻率和ADC 采樣頻率的選擇）沒有滿足相干采樣的要求，在數(shù)據(jù)分析時(shí)也沒有加窗函數(shù)處理[10，20]，因此頻譜泄露比較大，形成比較大的喇叭口。

圖4 采集的正常10 MHz 正弦波波形

測(cè)試中發(fā)現(xiàn)：設(shè)置ADC 工作在實(shí)時(shí)校正誤差模式（默認(rèn)工作模式），當(dāng)輸入模擬信號(hào)中含有較大低頻能量（尤其是直流分量）時(shí)，輸出的采樣數(shù)據(jù)發(fā)生振蕩問題。調(diào)整信號(hào)源輸出帶有直流偏置（+500 mV） 的10 MHz 標(biāo)準(zhǔn)正弦波，輸入研制的數(shù)據(jù)采集系統(tǒng)，分析輸出采樣數(shù)據(jù)的頻譜如圖5 所示，輸出采樣數(shù)據(jù)處于穩(wěn)定振蕩過程，振蕩周期為4 ns，對(duì)應(yīng)4 個(gè)ADC 通道采樣時(shí)鐘周期。對(duì)比圖4 正常的正弦波頻譜圖，結(jié)合圖2 的仿真結(jié)果，可以看到，誤差主要集中在偏置誤差頻率點(diǎn)上（250 MHz），ADC 無(wú)法實(shí)時(shí)校正偏置誤差，導(dǎo)致了采樣數(shù)據(jù)的振蕩問題。

圖5 采集的10 MHz 振蕩的正弦波波形

為解決ADC 芯片無(wú)法實(shí)時(shí)校正偏置誤差而導(dǎo)致的采樣數(shù)據(jù)振蕩問題，手冊(cè)給出了一種frozen 校正方法的解決方案[8，21]。該方案要求在ADC 芯片上電正常工作后，首先保證ADC 的輸入端50 Ω 接地，進(jìn)行實(shí)時(shí)校正，獲得的實(shí)時(shí)校正值存儲(chǔ)到ADC 的片上寄存器；之后關(guān)閉實(shí)時(shí)校正，采用存儲(chǔ)值進(jìn)行frozen 校正。使用frozen 校正偏置誤差后，獲取采樣數(shù)據(jù)的時(shí)域波形和頻譜如圖6所示，frozen 校正的正弦波（上方波形）在時(shí)域上和正常波形（下方波形）并無(wú)明顯區(qū)別，在頻譜上區(qū)別明顯，圖6（b）中，正常波形頻譜基線（最下方基線）比f(wàn)rozen 校正波形的頻譜基線（最上方基線）平均值低約15 dB。對(duì)比圖4、圖5，采用frozen 校正方法，雖然部分消除偏置誤差，卻額外引入了增益誤差和時(shí)間相位誤差，并且整體抬高了采樣數(shù)據(jù)頻譜的平均噪聲基底約15 dB，極大降低了數(shù)據(jù)采集系統(tǒng)的有效動(dòng)態(tài)范圍。這是因?yàn)閒rozen 校正采用固定值校正偏置誤差，而偏置誤差是動(dòng)態(tài)變化的，并不是實(shí)時(shí)動(dòng)態(tài)校正偏置誤差，這樣就無(wú)法有效校正偏置誤差。

圖6 采用frozen 方法校正誤差后得到的典型結(jié)果

4 失配誤差校正

測(cè)試發(fā)現(xiàn)，frozen 校正無(wú)法實(shí)時(shí)校正ADC 采樣數(shù)據(jù)中的偏置誤差，導(dǎo)致其出現(xiàn)了振蕩問題，并且降低了系統(tǒng)的有效動(dòng)態(tài)范圍。為解決ADC 輸出采樣數(shù)據(jù)的振蕩問題，確保數(shù)據(jù)采集系統(tǒng)的動(dòng)態(tài)范圍，需要研究新的偏置誤差校正算法。研究振蕩過程、振蕩幅值、恢復(fù)過程等和輸入模擬信號(hào)的關(guān)系，確定校正方法，給出對(duì)比測(cè)試結(jié)果。

ADC 工作在實(shí)時(shí)校正誤差模式，分析采樣數(shù)據(jù)振蕩過程和輸入模擬信號(hào)電壓幅值的關(guān)系。采用100 μs 長(zhǎng)脈沖信號(hào)測(cè)試，脈沖從0 電平跳變至正負(fù)高電平，如圖7所示，振蕩經(jīng)歷了起振、建立、穩(wěn)定、恢復(fù)等過程。分析得到：（1）起振時(shí)間、振蕩穩(wěn)定時(shí)間和輸入電壓幅值相關(guān)，近似成平方關(guān)系；（2）振蕩穩(wěn)定后的振蕩幅度范圍和輸入電壓幅值無(wú)關(guān)。根據(jù)公式E=U2×t/R，R 為50 Ω；定義Eosci為起振能量閾值，tosci為起振時(shí)間，是波形從輸入電壓幅值跳變時(shí)刻到振蕩開始時(shí)刻的時(shí)間；定義Estable為振蕩穩(wěn)定能量閾值，tstable為振蕩穩(wěn)定時(shí)間，是波形起振時(shí)刻到振蕩穩(wěn)定時(shí)刻的時(shí)間，（tosci+tstable）為波形從輸入電壓幅值跳變到穩(wěn)定振蕩的時(shí)間。當(dāng)輸入偏置電壓超過一定幅值后，ADC 無(wú)法實(shí)時(shí)有效校正偏置誤差，會(huì)在芯片內(nèi)部積累能量，當(dāng)積累的能量低于Eosci時(shí)，輸出的采樣數(shù)據(jù)對(duì)應(yīng)幅值會(huì)緩慢下降，但不振蕩；當(dāng)積累的能量超過Eosci后，輸出的采樣數(shù)據(jù)就會(huì)逐步起振，且振蕩的電壓幅值逐漸增大；如果能量繼續(xù)積累到Estable后，振蕩過程就會(huì)保持穩(wěn)定，穩(wěn)定振蕩的電壓幅值和輸入電壓幅值無(wú)關(guān)，穩(wěn)定振蕩電壓幅值范圍對(duì)應(yīng)的ADC 編碼范圍約為±1 024，和手冊(cè)中給出的值符合[21]。

圖7 振蕩過程和輸入電壓幅值的關(guān)系

振蕩過程中，如果外部的能量來(lái)源中斷，即偏置誤差歸零，那么ADC 會(huì)從振蕩過程進(jìn)入到恢復(fù)正常過程，這種情況如圖8 所示。振蕩建立的過程是一個(gè)快過程，時(shí)間較短；與之相對(duì)，恢復(fù)正常過程是一個(gè)長(zhǎng)過程，恢復(fù)時(shí)間約2 ms。

圖8 振蕩時(shí)間、恢復(fù)時(shí)間和輸入電壓幅值的關(guān)系

綜上，采樣數(shù)據(jù)振蕩建立的過程是一個(gè)能量積累的過程，針對(duì)DC 耦合輸入情況，只要ADC 的輸入模擬信號(hào)中含有的直流或者低頻分量的幅值，超過了ADC 可以實(shí)時(shí)校正的電壓范圍，就會(huì)在ADC 的模擬輸入端積累能量，一旦超過能量閾值，輸出的采樣數(shù)據(jù)波形就會(huì)振蕩，穩(wěn)定振蕩的電壓范圍和輸入模擬信號(hào)幅值無(wú)關(guān)。ADC 無(wú)論是處于起振過程、振蕩穩(wěn)定過程，還是恢復(fù)正常過程，振蕩周期均為4 ns，對(duì)應(yīng)4 個(gè)ADC 通道的實(shí)時(shí)采樣周期。

基于以上結(jié)論，設(shè)置ADC 為實(shí)時(shí)校正偏置誤差工作模式，使其工作在穩(wěn)定振蕩過程，確保振蕩幅值穩(wěn)定。對(duì)于ADC 無(wú)法實(shí)時(shí)校正的偏置誤差部分，采用求平均做減法的方法，偏置誤差校正前后的典型時(shí)域波形和頻譜如圖9 所示，對(duì)比正常采樣數(shù)據(jù)的時(shí)域波形和頻譜，偏置誤差被基本消除，偏置誤差校正后的噪聲基底水平和正常波形的噪聲基底水平類似。

圖9 離線校正偏置誤差后的典型結(jié)果

結(jié)合使用ADC 芯片實(shí)時(shí)在線校正加離線校正的方法，有效解決了偏置誤差導(dǎo)致的采樣數(shù)據(jù)振蕩問題。圖10（a）給出了研制的1 GS/s、16 bit 數(shù)據(jù)采集系統(tǒng)單信道多次測(cè)量采集到的脈沖信號(hào)時(shí)域波形，上升時(shí)間約為3 ns，脈寬為20 ns，16 bit 原型系統(tǒng)的測(cè)量結(jié)果離散較小，基線噪聲峰峰值約為2.3 mV。圖10（b）給出1 GS/s、8 bit 示波器信道多次測(cè)量采集到的脈沖信號(hào)時(shí)域波形，基線噪聲峰峰值約為55 mV。在相同輸入電壓幅值情況下，1 GS/s 16 bit 原型系統(tǒng)的動(dòng)態(tài)范圍約是8 bit 示波器的24 倍。如前述，一般8 bit 示波器的動(dòng)態(tài)范圍約100 倍，因此16 bit 系統(tǒng)的動(dòng)態(tài)范圍超過2 000 倍，可以實(shí)現(xiàn)對(duì)大動(dòng)態(tài)范圍脈沖信號(hào)的實(shí)時(shí)采集功能。在采樣數(shù)據(jù)波形的離散型方面，不論在基線處，還是波形幅值快速跳變處，16 bit 測(cè)量的采樣數(shù)據(jù)波形的離散較小。

圖10 16 bit 系統(tǒng)和8 bit 示波器多次測(cè)量脈沖信號(hào)典型結(jié)果

5 結(jié)論

基于時(shí)間交替采樣技術(shù)，研制1 GS/s、16 bit 高速高分辨率數(shù)據(jù)采集系統(tǒng)。測(cè)試中發(fā)現(xiàn)ADC 輸出采樣數(shù)據(jù)的振蕩問題，采用推薦的frozen 校正方法解決振蕩問題，效果不理想。通過對(duì)采樣數(shù)據(jù)的頻譜分析，確認(rèn)偏置誤差無(wú)法實(shí)時(shí)校正是采樣數(shù)據(jù)振蕩問題產(chǎn)生的原因。研究時(shí)間交替采樣技術(shù)，確定ADC 輸出采樣數(shù)據(jù)振蕩和輸入待采樣信號(hào)電壓幅值的關(guān)系，認(rèn)為振蕩過程是一個(gè)能量積累過程，穩(wěn)定振蕩波形幅值和輸入信號(hào)幅值無(wú)關(guān)。設(shè)置ADC 工作在實(shí)時(shí)校正誤差模式，使其工作在穩(wěn)定振蕩過程，結(jié)合采用離線算法校正偏置誤差。對(duì)比誤差校正前后采樣數(shù)據(jù)的典型時(shí)域波形及其對(duì)應(yīng)的頻譜分布，可以發(fā)現(xiàn)經(jīng)過誤差校正消除了偏置誤差，有效解決了采樣數(shù)據(jù)的振蕩問題。使用研制的大動(dòng)態(tài)范圍數(shù)據(jù)采集系統(tǒng)采集單信道采集脈沖信號(hào)波形，并與8 bit 示波器信道量程搭接采集到的待采樣信號(hào)波形進(jìn)行對(duì)比，研制的系統(tǒng)可以實(shí)現(xiàn)對(duì)大動(dòng)態(tài)范圍脈沖信號(hào)的高精度實(shí)時(shí)采集功能。