基于SysGen的多相濾波信道化快速實現(xiàn)方法

辛 升，朱嘉穎，辛增獻(xiàn)，王雪博，馬 超

（上海無線電設(shè)備研究所，上海 201109）

0 引言

電子信息戰(zhàn)在現(xiàn)代戰(zhàn)場中占據(jù)的比重不斷攀升，已逐漸發(fā)展成為其最重要的組成部分之一。隨著各類無線電設(shè)備的快速發(fā)展，戰(zhàn)場空間中的種類繁多且數(shù)量龐大的電磁波信號相互交疊，各類脈沖信號空前密集。如圖1所示，作為電子對抗中舉足輕重的角色，寬帶偵察接收機必須具備接收并實時處理大帶寬范圍內(nèi)多路同時到達(dá)信號的能力。信道化接收機技術(shù)可根據(jù)后續(xù)處理要求將接收機工作帶寬劃分為若干個信道，并將接收到的不同頻率的信號經(jīng)不同信道輸出，從而實現(xiàn)對多路同時到達(dá)信號的實時截獲。

圖1 電子對抗信號處理Fig.1 Signal processing of electronic countermeasure

信道化接收技術(shù)主要分為頻域信道化和時域信道化，頻域信道化通過快速傅里葉變換（fast Fourier transform，F(xiàn)FT）處理將接收帶寬均勻分為若干信道，從而實現(xiàn)對輸入信號的信道化處理操作。但相鄰信道間信號泄露嚴(yán)重，導(dǎo)致信道間的隔離度較低。而多相濾波信道化是應(yīng)用最為廣泛的一種時域信道化技術(shù)，采用優(yōu)良的濾波器設(shè)計可明顯降低處理后相鄰信道間的串?dāng)_現(xiàn)象。此外，由于輸出的是時域信號，保留了更多脈內(nèi)信息可用于后續(xù)信號處理或射頻干擾生成，以達(dá)到更好的識別干擾效果。為進(jìn)一步提高信道化頻域分辨率，50%信道交疊多相濾波算法被提出，同時也帶來了消耗資源更多、算法實現(xiàn)更加復(fù)雜的問題。

Xilinx 公司針對當(dāng)前基于硬件語言代碼編寫的FPGA 軟件開發(fā)流程存在的修改調(diào)試過程繁瑣、開發(fā)周期長、開發(fā)成本高等問題，推出了一種新的開發(fā)環(huán)境，即SysGen（system generator）。通過SysGen開發(fā)環(huán)境，可采用模塊化搭建的方法進(jìn)行算法快速仿真實現(xiàn)及驗證，且支持在不降低軟件可靠性的前提下將仿真模塊自動轉(zhuǎn)換成底層硬件代碼模塊，可極大提升FPGA 軟件開發(fā)效率，特別對于主攻理論研究的算法設(shè)計師來說，是絕佳的算法快速實現(xiàn)及驗證工具。

文本基于SysGen 開發(fā)環(huán)境，采用模塊化、參數(shù)化的設(shè)計思路，完成了50%交疊多相濾波信道化軟件的快速實現(xiàn)及驗證，具備大帶寬實時處理能力及多信號同時接收能力。此外，該軟件設(shè)計方法可明顯縮短開發(fā)周期，且提升了軟件模塊開發(fā)靈活性。

1 多相濾波信道化

1.1 信道劃分

多相濾波信道化技術(shù)是由濾波器組信道化技術(shù)衍化發(fā)展而來的。信道劃分即按照一定規(guī)則將信道化寬帶接收機的工作頻段劃分為若干信道，是信道化接收機設(shè)計中最關(guān)鍵的步驟之一。信道劃分的優(yōu)劣直接影響數(shù)字接收機對不同信號的分辨及檢測能力，此外，數(shù)字射頻存儲的信號質(zhì)量同時也決定著最終的干擾效果。

為進(jìn)一步提高頻域分辨率，采用50%交疊的方式進(jìn)行信道劃分，如圖2所示，圖中：|(e)|表示頻率響應(yīng)函數(shù)，表示數(shù)字角頻率，表示信道數(shù)。

圖2 信道劃分Fig.2 Channel division

1.2 交疊多相濾波算法

基于離散傅里葉變換（discrete Fourier transform，DFT）的多相濾波信道化算法是由低通濾波器組信道化結(jié)構(gòu)發(fā)展而來的，經(jīng)低通濾波器組信道化處理的第個信道信號輸出可表示為

式中：為輸入信號；為原始低通濾波器系數(shù)；對應(yīng)輸入信號采樣點；對應(yīng)信道數(shù)據(jù)點；表示數(shù)據(jù)抽取率；ω表示第個信道中心頻率；為輸入信號長度；=0，1，…，-1。

為防止抽取導(dǎo)致的混疊現(xiàn)象，總的信道數(shù)與抽取率應(yīng)滿足：且≥2。為獲得最大抽取率，通常取=2。

令=+′，=/，則=0，1，…，-1，′=0，1，…，-1，代入式（1）得

令x()=(-′)，g()=(+′)，可得

令

定義′()=[x()e]*b()，則上式可寫為

對應(yīng)圖2 所示的信道劃分，各信道中心頻點為ω=2π/2，=0，1，…，2-1，代入式（6）中得

根據(jù)以上推導(dǎo)可得到實信號無混疊無盲區(qū)的高效信道化結(jié)構(gòu)，如圖3所示，首先對輸入采樣數(shù)據(jù)進(jìn)行倍多相抽取，再作冪乘處理，然后經(jīng)過多相濾波處理和FFT 后輸出，提取其中個有效信道的數(shù)據(jù)進(jìn)行后續(xù)數(shù)據(jù)處理。

圖3 無混疊無盲區(qū)多相濾波信道化Fig.3 Polyphase filter channelization without aliasing and blind zone

1.3 交疊多相濾波算法仿真

仿真條件：采樣頻率=150 MHz，數(shù)字信道化信道個數(shù)為64，F(xiàn)IR 濾波器通帶增益為1，阻帶增益為1，通帶截止頻率為1.171 9 MHz，阻帶截止頻率為2.343 8 MHz。輸入信號類型及參數(shù)如下。

1）單頻點信號：

2）線性調(diào)頻信號：

3）調(diào)幅信號：

式（8）～（11）中：=101 MHz；=94 MHz；=121 MHz；=109 MHz，=34 kHz；調(diào)頻斜率=1.25×10。MATLAB 軟件仿真結(jié)果如圖4～9 所示，其中：各圖橫坐標(biāo)為各信道采樣點；圖4～6 縱坐標(biāo)為實部/虛部信號幅值，單位mV；圖7～9 縱坐標(biāo)為信號幅度，單位dBm。

圖4 第40、41、43、44信道輸出IQ信號Fig.4 IQ signals output from channels 40，41，43 and 44

圖5 第46、47、51、52信道輸出IQ信號Fig.5 IQ signals output from channels 46，47，51 and 52

圖6 第53、54、55、56信道輸出IQ信號Fig.6 IQ signals output from channels 53，54，55 and 56

圖7 第40、41、43、44信道信號幅度Fig.7 Signal amplitude of channels 40，41，43 and 44

圖8 第46、47、51、52信道信號幅度Fig.8 Signal amplitude of channels 46，47，51 and 52

圖9 第53、54、55、56信道信號幅度Fig.9 Signal amplitude of channels 53，54，55 and 56

2 多相濾波信道化快速實現(xiàn)

2.1 SysGen介紹

傳統(tǒng)的數(shù)字信號處理系統(tǒng)開發(fā)，首先要研究算法，再使用仿真工具進(jìn)行仿真，最后再利用FPGA 或者DSP 等來進(jìn)行有效的硬件實現(xiàn)，仿真和硬件實現(xiàn)分開進(jìn)行。然而，SysGen 提供了一種把仿真與FPGA 實現(xiàn)結(jié)合起來的工具，使仿真和FPGA 實現(xiàn)在一個可視化的界面同時完成。SysGen 是Xilinx 公司的FPGA 開發(fā)工具，與傳統(tǒng)的HDL 代碼開發(fā)不同，SysGen 是一種利用Simulink 來進(jìn)行模塊化開發(fā)的工具，使用Simulink 的XilinxBlockset 庫中的模塊來搭建數(shù)字信號處理系統(tǒng)，完成仿真之后還可把模型直接封裝為IP 核，嵌入verilog 代碼中完成硬件實現(xiàn)。

SysGen 可以自動生成testbench 文件來進(jìn)行硬件邏輯仿真，testbench中的數(shù)據(jù)來源于SysGen的仿真數(shù)據(jù)，方便開發(fā)人員進(jìn)行對比驗證。同時，SysGen 也可以生成時序分析報告和資源分析報告，開發(fā)者可以設(shè)置各個模塊的參數(shù)以采用各種生成策略，進(jìn)一步優(yōu)化資源的使用。

System Intergration Platform 允許RTL、Simulink、Matlab、C/C++等多個組件在一個單一的仿真和實現(xiàn)環(huán)境匯聚在一起，采用多種方法來進(jìn)行FPGA 的開發(fā)，發(fā)揮各種開發(fā)方式的優(yōu)點，可以使FPGA 的開發(fā)變得更加高效。

2.2 SysGen開發(fā)流程

1）先使用XilinxBlockset中豐富的模型來進(jìn)行DSP算法的模型化設(shè)計，對于一些復(fù)雜算法模塊可以使用Mcode、BlackBox和VivadoHLS模塊來自定義模型。

2）在系統(tǒng)搭建好后使用Simulink里的信號源給系統(tǒng)添加輸入，還可使用示波器、頻譜儀等來觀察輸出，或使用Waveform窗口來查看波形輸出。輸入輸出連接好之后可以進(jìn)行功能性仿真，也可以和FPGA協(xié)同仿真。

3）在打包生成IP 核之前需進(jìn)行一系列設(shè)置，包括器件型號、實現(xiàn)語言（VHDL 或者VerilogHDL）、時鐘頻率、接口文檔、testbench 文件等，之后將基于該模型生成的IP核嵌入FPGA系統(tǒng)軟件中。

2.3 多相濾波SysGen實現(xiàn)

根據(jù)多相濾波數(shù)字信道化算法原理，設(shè)計如圖10所示的SysGen 模型，包括多相抽取、冪乘、濾波及FFT 處理四個子模塊。為完成對輸入的信號進(jìn)行32個有效信道的信道化處理功能，需先對信號進(jìn)行32倍多相抽取，并分別進(jìn)行冪乘操作，經(jīng)過多相濾波處理，再經(jīng)過64點FFT模塊處理后輸出。

圖10 多相濾波信道化SysGen模型Fig.10 Polyphase filter channelized SysGen model

Time Division Demultiplexer 模塊可以把串行輸入的信號抽取后轉(zhuǎn)為多路并行輸出。為實現(xiàn)64 路無混疊無盲區(qū)的數(shù)字信道化功能，需先將單路信號速率降低，對信號進(jìn)行32 倍抽取，把輸入信號轉(zhuǎn)換為32 路并行信號，單路信號速率降低32 倍。同時，利用兩個32 倍抽取模塊完成信號時域交疊抽取。為實現(xiàn)抽取輸出信號同步，將第一個抽取器輸出的32路并行信號均延時一拍，而將第二個抽取器使能信號延遲32拍。

在冪乘模塊中，計數(shù)器Counter 模塊輸出數(shù)據(jù)位寬為7 bit，循環(huán)計數(shù)范圍為0～127，ROM 模塊中存儲了128個要進(jìn)行冪乘的數(shù)據(jù)，通過計數(shù)器給ROM模塊輸入地址來循環(huán)讀取冪乘數(shù)據(jù)，Delay 模塊使ROM 模塊輸出的數(shù)據(jù)和輸入信號同步，冪乘數(shù)據(jù)和輸入信號經(jīng)過乘法器Mult模塊后輸出。

濾波模塊是對64路信道信號分別進(jìn)行濾波，添加64個Digital FIR Filter模塊完成各單路濾波功能。根據(jù)信道劃分關(guān)系，在MATLAB軟件中運用FDATool生成原始低通濾波器系數(shù)，再對該系數(shù)序列進(jìn)行64路多相抽取處理生成64組信道濾波系數(shù)，將64組系數(shù)分別關(guān)聯(lián)到各單路濾波器模塊即可完成濾波器序列的設(shè)置。

Xilinx 公司提供的FFT 模塊可以進(jìn)行復(fù)數(shù)64 點FFT計算處理。由于此FFT模塊要求串行輸入，需先將64 路并行數(shù)據(jù)轉(zhuǎn)換成串行。Xilinx Blockset 里的Time Division Multiplexer 模塊最多支持32 路并轉(zhuǎn)串操作，所以用兩個32 路并轉(zhuǎn)串模塊和一個2 路并轉(zhuǎn)串模塊級聯(lián)完成64 路并轉(zhuǎn)串功能。FFT 模塊為了識別并轉(zhuǎn)串后的64 個數(shù)據(jù)，在輸入每64 個數(shù)據(jù)的第一個數(shù)據(jù)時start_frame_in 端口輸入為1，輸入其余63 個數(shù)據(jù)時start_frame_in 端口輸入為0，以此作為64 點FFT 操作的時間戳標(biāo)志。同樣，輸出端口也提供了start_frame_out端口，64 點FFT 操作后，第一個數(shù)據(jù)start_frame_out 輸出為1，其余63 個數(shù)據(jù)start_frame_out 輸出為0，以此作為64 點FFT 輸出的時間戳標(biāo)志。

2.4 多相濾波嵌入式軟件實現(xiàn)

基于SysGen 的設(shè)計仿真結(jié)果，利用生成的多相濾波IP核在嵌入式硬件平臺上進(jìn)行多相濾波信道化軟件快速開發(fā)，并通過集成邏輯分析器（integrated logic analyzer，ILA）對信道化輸出信號進(jìn)行監(jiān)測。利用信號源生成如式（8）～（11）所示的多種調(diào)制信號，經(jīng)脈沖調(diào)制后的混合信號作為嵌入式硬件平臺信號輸入，經(jīng)數(shù)字信道化處理后得到的輸出波形如圖11～12所示。對比理論仿真結(jié)果發(fā)現(xiàn)，基于SysGen 模型生成的多相濾波數(shù)字信道化IP 核具備多相濾波數(shù)字信道化功能，經(jīng)信道化處理后的各信道信號與理論結(jié)果相同。

圖11 多相濾波信道化輸出信號實部Fig.11 Real part of multiphase filter channelized output signal

圖12 多相濾波信道化輸出信號虛部Fig.12 Imaginary part of multiphase filter channelized output signal

3 結(jié)束語

本文提出一種基于SysGen 的多相濾波信道化快速實現(xiàn)方法，基于該算法對寬帶信號進(jìn)行信道化處理不僅能滿足后續(xù)各信道信號脈沖檢測的需求，還保留了豐富的脈內(nèi)信息為脈內(nèi)識別及處理提供便利。從仿真結(jié)果來看，基于SysGen技術(shù)快速生成的多相濾波信道化IP 核，可滿足對輸入的寬帶信號實現(xiàn)50%信道交疊的多相濾波信道化處理功能要求。同時，通過采用基于SysGen的開發(fā)模式，相較傳統(tǒng)硬件語言編程開發(fā)模式，省去了反復(fù)綜合實現(xiàn)等消耗的大量時間，寬帶信號處理軟件開發(fā)周期得到明顯縮短，開發(fā)效率得到提升。