用于量子電壓基準中約瑟夫森結(jié)陣列的CMP平整化工藝研究

趙 欣， 曹文會， 李勁勁

(中國計量科學(xué)研究院 前沿計量科學(xué)中心，北京 102200)

1 引 言

現(xiàn)階段使用較為廣泛的Nb，NbN基超導(dǎo)器件制備技術(shù)[1～3]，借助于半導(dǎo)體集成器件的成熟工藝[4～9]，有能力制作出幾十萬個約瑟夫森結(jié)集成的超導(dǎo)電路[10～12]。但是隨著器件規(guī)模的擴大，研究發(fā)現(xiàn)器件質(zhì)量與集成化水平主要受到了互聯(lián)密度的制約，因此增加更多的導(dǎo)線層是未來超導(dǎo)電路技術(shù)發(fā)展的關(guān)鍵。構(gòu)建多層金屬互聯(lián)結(jié)構(gòu)在芯片水平上提供了提高其性能的重要機遇，化學(xué)機械平整化(chemical mechanical planarization，CMP)則是實現(xiàn)器件層間材料平整化處理的最佳選擇[13,14]。

2004年，Ishizaki實現(xiàn)了NbN/TiN的雙結(jié)堆疊陣列可編程約瑟夫森電壓標準(programmable Josephson voltage standard，PJVS)。該電路包含有超過260 000個結(jié)，并可以在10 K溫度時表現(xiàn)出+/-6 V的恒定電壓臺階，器件的第一層NbN薄膜使用CMP工藝進行平整化處理[15]。2008年，Yamamori實現(xiàn)了一種PJVS電路運行在18.5 GHz和10 K溫度環(huán)境，擁有總共524 288個雙層堆疊的NbN/TiNx結(jié)，其中首層NbN使用了CMP工藝[16]。另外，Kieler在2009年報道了結(jié)合CMP技術(shù)與電子束光刻(electron-beam lithography)的工藝也可用來加工亞納米尺度的SNS型結(jié)[17]。中國計量科學(xué)研究院(National Institute of Metrology of China，NIM)一直致力于Nb/NbxSi1-x/Nb約瑟夫森結(jié)電壓基準器件的研究[18,19]，為了進一步提高器件質(zhì)量與集成度，急需在堆疊約瑟夫森結(jié)陣列芯片的SiO2絕緣層平整化處理中引進CMP工藝。

文中首先介紹了使用兩種不同合成方法形成SiO2層的優(yōu)化CMP流程，隨后展示了CMP工藝應(yīng)用于包含結(jié)陣列結(jié)構(gòu)的表面平整化效果。

2 樣品制備

第一步，在兩片5.08 cm(2英寸)硅襯底上利用不同方法制備SiO2絕緣層。一片硅襯底上覆蓋有280 nm厚的熱氧化(thermal oxide，TO)SiO2層，另一片硅片使用化學(xué)氣象沉積(chemical vapor deposition，CVD)沉積570 nm厚的SiO2薄膜，其結(jié)果如圖1所示。為了方便計算襯底上的材料去除率，在兩片晶圓上各自標注了從1到9的位置點。

圖1 使用TO和CVD獲得含有SiO2層的襯底

第二步，制備表面圖形化的2英寸樣品，其中Nb/NbxSi1-x/Nb層使用了磁控濺射系統(tǒng)來沉積。使用光刻工序來定義結(jié)陣列圖形后，利用電感耦合等離子體(inductive coupled plasma，ICP)和反應(yīng)離子刻蝕(reactive ion etching，RIE)來刻蝕樣品表面。接著通過去膠、清洗和烘干步驟獲得了結(jié)陣列晶圓樣品。之后使用常規(guī)的等離子增強化學(xué)氣象沉積(plasma enhanced chemical vapor deposition，PECVD)生長方法在結(jié)陣列表面覆蓋600 nm厚的SiO2層。最終獲得的結(jié)陣列上方SiO2覆蓋層的臺階高度在240 nm。

3 CMP處理襯底流程

3.1 CMP處理SiO2絕緣層

實驗中采用的CMP系統(tǒng)是一種半導(dǎo)體行業(yè)內(nèi)較為簡易的裝置(Model Universal-150)，系統(tǒng)的重要工作參數(shù)諸如下壓力、平臺轉(zhuǎn)速、拋光液泵送速率等均需要人工操作與設(shè)置。SiO2絕緣層厚度測量采用橢偏儀。表1給出了CMP處理TO生長的SiO2層的結(jié)果。計算得出表面材料去除高度最大值為161.8 nm，最小值為142.1 nm，平均值為151.8 nm，最大值與最小值相差19.7 nm。

表1 CMP處理TO生長的SiO2層的結(jié)果

表2給出了CMP處理PECVD生長的SiO2層的結(jié)果。計算得出表面材料去除高度最大值為396.8 nm，最小值為384.5 nm，平均值為388.6 nm，最大值與最小值相差12.3 nm。CMP系統(tǒng)對于兩片含有SiO2絕緣層平整化的結(jié)果顯示，全局材料去除高度差均在20 nm以內(nèi)，實現(xiàn)了較好的晶圓表面全局平坦化效果。CMP系統(tǒng)的運行參數(shù)設(shè)置如下：晶圓和拋光墊的轉(zhuǎn)動速率分別為97 r/min和103 r/min，拋光液的泵送速率控制在150 mL/min。當拋光頭施加的下壓力在2.47 N/cm2，計算出PECVD合成SiO2薄膜的拋光速率在3 nm/s，而TO形成的SiO2薄膜的拋光速率為2 nm/s。實驗中，出現(xiàn)了諸如拋光終點判斷[20]，拋光后清洗等問題需要進一步加以研究。

表2 CMP處理PECVD生長的SiO2層的結(jié)果

3.2 CMP處理Nb/NbxSi1-x/Nb結(jié)陣列的絕緣層

圖2給出了CMP處理后的約瑟夫森結(jié)陣列光學(xué)照片。結(jié)陣列以及結(jié)單元結(jié)構(gòu)的放大圖像顯示CMP平整化處理工藝并沒有引入可見的結(jié)構(gòu)損壞。該結(jié)果初步表明，經(jīng)過優(yōu)化的擁有相近參數(shù)設(shè)置的CMP流程可以很好得工作在圖形化襯底表面。經(jīng)過耗時95 s的平整化過程，結(jié)陣列臺階與結(jié)邊界區(qū)域均獲得了較為均勻的SiO2絕緣層去除厚度，并且處理后表面過渡平滑。

圖2 CMP處理后的約瑟夫森結(jié)陣列光學(xué)圖片

圖3(a)和圖3(b)為使用原子力顯微鏡(Atomic force microscope，AFM)分別對CMP處理后的CVD合成SiO2層和結(jié)陣列結(jié)構(gòu)上的SiO2層進行形貌測量得到的圖像，結(jié)果給出了CMP處理后表面粗糙度和臺階邊沿處形貌過渡的相關(guān)信息。選定的兩處2×2 μm2區(qū)域內(nèi)表面粗糙度值較為接近，其粗糙度Ra值分別為0.553 nm和0.535 nm，并沒有因為初始表面形貌差異而產(chǎn)生極大差異。

圖3(c)為沿圖中箭頭方向的結(jié)單元結(jié)構(gòu)AFM高度輪廓掃描結(jié)果。圖3(c)中數(shù)據(jù)顯示在水平方向大約35 μm的范圍內(nèi)，特征結(jié)構(gòu)單元的頂部高度變化量在25 nm左右。這一結(jié)果與處理前的240 nm的臺階高度相比較，得出該結(jié)構(gòu)的臺階高度去除率約為90%。

圖3 AFM對覆蓋有SiO2層的無圖形襯底和包含結(jié)陣列圖形襯底CMP處理后表面檢測的結(jié)果

4 結(jié) 論

通過兩種不同合成方法制備的SiO2層CMP處理實驗，得出了優(yōu)化的CMP流程參數(shù)設(shè)置范圍。并將CMP流程移植到Nb/NbxSi1-x/Nb結(jié)陣列結(jié)構(gòu)的絕緣層平整化處理中。實驗數(shù)據(jù)顯示結(jié)陣列之上的絕緣層臺階高度可以從240 nm削減到25 nm附近，同時擁有較低的(0.535 nm)粗糙度值。以上結(jié)果表明該CMP流程適用于下一階段的電壓基準器件構(gòu)建流程。