國產(chǎn)先進(jìn)工藝SoC 器件空間單粒子效應(yīng)試驗研究

楊 榕，杜卓宏，王乾元,2，李嘉偉，孫 毅,2，呂 賀,2，張洪偉,2，梅 博,2*

（1. 中國航天宇航元器件工程中心； 2. 國防科技工業(yè)抗輻照應(yīng)用技術(shù)創(chuàng)新中心：北京 100029）

0 引言

導(dǎo)航衛(wèi)星主要運行在地球靜止軌道（GEO）和中地球軌道（MEO）。在GEO，衛(wèi)星受到銀河宇宙線和太陽宇宙線的重離子輻射的影響，其半導(dǎo)體器件會產(chǎn)生瞬時或永久性輻射效應(yīng)，導(dǎo)致器件性能退化或功能喪失，進(jìn)而引發(fā)衛(wèi)星在軌異常。

國產(chǎn)NS9xxU 型SoC 器件是一款用于GEO 導(dǎo)航衛(wèi)星的多頻多模信號處理器件，采用體硅55 nm 1P7M CMOS 工藝制造，電路規(guī)模約為3000 萬門。器件由導(dǎo)航基帶、外設(shè)接口及處理器部分組成，最多可支持7 個頻點的A/D 數(shù)據(jù)輸入，包括GPS的L1、L2 頻點，北斗的B1、B2、B3 頻點以及Glonass的 L1f、L2f 頻點。捕獲模塊支持對上述頻點的快速捕獲；跟蹤模塊實現(xiàn)對上述頻點的跟蹤。導(dǎo)航基帶模塊可實現(xiàn)跟蹤通道環(huán)路的閉環(huán)跟蹤，包括載波環(huán)跟蹤和碼環(huán)跟蹤。外設(shè)接口應(yīng)包含Uart、SPI、SPF、I2C、GPIO、看門狗和1PPS 等接口。SoC 器件能通過CAN 或1553B 總線與星務(wù)進(jìn)行數(shù)據(jù)交互。處理器部分采用雙核結(jié)構(gòu)，具有：1）內(nèi)部運算單元完成指令的解析運算；2）PLL 部分支持處理器時鐘的工作頻率配置；3）SRAM 單元供程序的在線運行；4）數(shù)據(jù)交互功能。因器件結(jié)構(gòu)復(fù)雜且對輻射敏感，空間應(yīng)用須關(guān)注其抗輻射能力是否滿足要求。

本文針對SoC 器件，結(jié)合器件功能及應(yīng)用于GEO的環(huán)境剖面，開展空間單粒子輻射敏感性分析，設(shè)計器件單粒子效應(yīng)測試系統(tǒng)，并利用HI-13 串列加速器及HIRFL 回旋加速器開展地面模擬重離子單粒子效應(yīng)測試及分析；結(jié)合ForeCAST 在軌預(yù)示軟件，對器件在軌單粒子翻轉(zhuǎn)率進(jìn)行計算，為器件的空間應(yīng)用提供參考。

1 器件功能及輻射敏感性分析

1.1 器件功能性能

該SoC 器件的功能驗證重點針對其基帶功能和CPU 內(nèi)核功能，主要包括電路基本功能模塊、接口模塊、程序加載、數(shù)據(jù)交互等功能。器件功能見圖1。

圖1 器件功能框圖Fig. 1 Functional block diagram of the SoC device

基帶功能指器件對各頻點導(dǎo)航信號的捕獲跟蹤覆蓋性；CPU 內(nèi)核功能包含加載運行功能、Timer定時器、WatchDog 功能、GPIO 功能、同步串口功能、EBI 總線功能以及雙核數(shù)據(jù)交互功能等。

根據(jù)SoC 器件的功能和典型應(yīng)用，設(shè)計了器件的應(yīng)用偏置電路板，其原理如圖2 所示。典型應(yīng)用電路按照SoC 應(yīng)用于整機(jī)系統(tǒng)的基帶板實際電路進(jìn)行設(shè)計。電路板內(nèi)部配置2 個導(dǎo)航信息處理單元，外部輸入的射頻信號經(jīng)過功分器分路后分別送入這2 個導(dǎo)航信息處理單元；再經(jīng)功分器和射頻濾波器的分路和選頻后，分別輸出至2 片射頻信號處理器件；每片射頻信號處理器件包含2 路下變頻及A/D 采樣處理通道，可處理2 個頻點的模擬導(dǎo)航信號，并直接輸出數(shù)字采樣信號。2 個導(dǎo)航信息處理單元在硬件設(shè)計上完全相同且物理設(shè)計完全獨立，因此本文僅以其中1 個單元為例進(jìn)行描述。

圖2 典型應(yīng)用電路結(jié)構(gòu)Fig. 2 Circuit diagram of a typical application

經(jīng)射頻信號處理器件采樣后的數(shù)字中頻信號送至SoC 的Baseband 模塊，完成導(dǎo)航信號的捕獲、跟蹤和環(huán)路處理。SoC 內(nèi)部的SCore 用于定位解算，由其從Baseband 模塊中獲得衛(wèi)星的累加量和測量量數(shù)據(jù)，根據(jù)累加量數(shù)據(jù)對載波殘余頻/相差和偽碼殘余相差進(jìn)行修正，根據(jù)測量量數(shù)據(jù)獲得各跟蹤衛(wèi)星信號的偽距信息，經(jīng)過解算后生成定位和定速結(jié)果。

定位解算完成后，由SCore 通過片內(nèi)交互單元將定位數(shù)據(jù)和測量量數(shù)據(jù)發(fā)送給MCore，由其利用帶軌道動力學(xué)模型的卡爾曼濾波算法完成實時定軌解算。最后由MCore 利用同步串口將解算數(shù)據(jù)、遙測數(shù)據(jù)、測量量數(shù)據(jù)等通過板件連接器發(fā)送給用戶。

1.2 輻射敏感性分析

CMOS 工藝器件的空間輻射效應(yīng)包括電離總劑量效應(yīng)和單粒子效應(yīng)。前者主要作用于器件的氧化層，如柵氧和場氧等區(qū)域，在Si/SiO界面形成損傷。對于NS9xxU 型SoC 器件，其典型柵氧厚度為30 ?，理論分析認(rèn)為超薄柵氧對電離總劑量效應(yīng)有一定的防護(hù)能力；而且前期試驗數(shù)據(jù)表明，該型SoC的抗電離總劑量輻射能力大于100 krad(Si)，滿足一般宇航型號的抗總劑量輻射指標(biāo)要求。

采用CMOS 工藝制造的典型SoC 器件內(nèi)部功能復(fù)雜，包含寄存器、存儲器等結(jié)構(gòu)，因此極易發(fā)生單粒子翻轉(zhuǎn)（SEU）和單粒子功能中斷（SEFI）；而且器件采用CMOS 雙阱工藝制造，存在NPNP 的晶閘管寄生結(jié)構(gòu)，在單粒子入射情況下，可能觸發(fā)晶閘管結(jié)構(gòu)，導(dǎo)致電離產(chǎn)生的瞬態(tài)電流被放大，誘發(fā)單粒子鎖定效應(yīng)（SEL）。因此，本文重點針對NS9xxU型SoC 的單粒子效應(yīng)，特別是單粒子翻轉(zhuǎn)、單粒子功能中斷和單粒子鎖定效應(yīng)開展試驗研究。

2 單粒子試驗方案

利用重離子對NS9xxU 型SoC 器件開展單粒子效應(yīng)測試試驗。試驗分別在中國原子能科學(xué)研究院的HI-13 串列加速器及中國科學(xué)院蘭州近代物理研究所的HIRFL 回旋加速器上進(jìn)行。具體試驗方案如下。

2.1 試驗樣品

NS9xxU 型SoC 采用體硅55 nm 1P7M CMOS工藝制造，Q208P2 封裝。試驗前對器件進(jìn)行化學(xué)、機(jī)械開封裝，使內(nèi)部芯片裸露，便于加速器離子進(jìn)行輻照。試驗樣品共3 只，分別編號為1#、2#、3#。

2.2 試驗測試系統(tǒng)

根據(jù)器件功能和應(yīng)用條件設(shè)計了單粒子效應(yīng)測試系統(tǒng)，主要包含可編程直流電源、硬件板卡及上位機(jī)等。如圖3 所示，由NI 可編程電源通過電源接口為待測器件供電，上位機(jī)對器件輸出狀態(tài)進(jìn)行實時監(jiān)測。

圖3 單粒子效應(yīng)測試系統(tǒng)硬件組成示意Fig. 3 Schematic diagram of the hardware system for single particle test

整個板卡主要包括對外接口、FPGA 控制單元和SoC 測試芯片3 部分。系統(tǒng)對外接口包括電源接口和DB9 串口，外接電源通過電源接口接入到板卡中的電源轉(zhuǎn)換芯片，由該芯片完成電壓轉(zhuǎn)換后提供給整個系統(tǒng)。FPGA 控制單元完成系統(tǒng)測試控制和數(shù)據(jù)交互工作。

測試時，F(xiàn)PGA 控制單元接收來自上位機(jī)的控制指令，做出響應(yīng)，輸出相關(guān)的測試激勵；SoC 接收到測試激勵后在輻照環(huán)境下完成響應(yīng)，即相應(yīng)的功能測試，并將測試結(jié)果打包送至FPGA 控制單元；FPGA 控制單元收到測試結(jié)果后，負(fù)責(zé)將其通過DB9接口發(fā)送至上位機(jī)中進(jìn)行顯示和儲存。

2.3 試驗測試內(nèi)容

2.3.1 單粒子翻轉(zhuǎn)測試

對被測器件進(jìn)行單粒子效應(yīng)測試時，測試系統(tǒng)主要是使被測器件處在工作狀態(tài)，同時監(jiān)測被測器件對單粒子翻轉(zhuǎn)的敏感性。具體測試步驟見圖4。當(dāng)累積注量達(dá)到10粒子/cm或約定條件（如出錯總數(shù)達(dá)到100）時，測試人員可通過測試軟件結(jié)束本次測試，切換器件模式或粒子種類，進(jìn)行后續(xù)輻照試驗。

圖4 單粒子效應(yīng)測試流程Fig. 4 Process for the single event effect test

單粒子翻轉(zhuǎn)測試中的主要模式配置如下：

1）SRAM 測試

FPGA 配置SoC 電路為SRAM 在TRM 模式下進(jìn)行翻轉(zhuǎn)檢測，向連續(xù)的地址寫入0xaaaaaaaa，32 個地址作為1 個單位；寫入數(shù)據(jù)后，對其進(jìn)行循環(huán)讀取，將第次的讀取數(shù)據(jù)作為第+1 次讀取數(shù)據(jù)的比對標(biāo)準(zhǔn)，如果發(fā)生錯誤，錯誤數(shù)累加；累積輻照至規(guī)定注量，停止粒子輻照，對器件進(jìn)行復(fù)位，然后繼續(xù)進(jìn)行輻照測試；重復(fù)上述操作至錯誤總數(shù)或累積總注量達(dá)到預(yù)設(shè)值，試驗停止。

2）DFT 測試

FPGA 根據(jù)接收到的上位機(jī)指令，將SoC 電路配置為DFT 模式，管腳DFT_BIST_MODE 配置為0，管腳DFT_SCAN_MODE 配置為1，使能信號管腳DFT_SCAN_MODE 配置為1，輸入時鐘引腳為AD_CLK。AD_DATA_L[15:0]、AD_DATA_H[15:0]、M_UART0_RXD、 M_UART0_TXD、 M_UART1_RXD、M_UART1_TXD、M_SPF_S_SCK、M_SPF_S_CS、M_SPF_S_DAT、M_SPF_M_SCK 管腳為掃描輸入，掃描觀測輸出為EBI_ADDR[22:0]、EBI_DATA[15:0]、EBI_OEN，SoC 內(nèi)部所有掃描鏈可遍歷絕大多數(shù)寄存器。

測試激勵參考常規(guī)功能測試的DFT 測試碼。

測試分為帶TRM 和無TRM 的掃描鏈2 種測試模式，分別記錄試驗結(jié)果。對帶TRM 的掃描鏈累積輻照至規(guī)定注量，停止粒子輻照，對器件進(jìn)行復(fù)位，然后繼續(xù)進(jìn)行輻照測試，重復(fù)上述操作至錯誤總數(shù)或累積總注量達(dá)到預(yù)設(shè)值，試驗停止。

2.3.2 單粒子功能中斷測試

1）UART 模塊

①設(shè)置UART0 波特率為115 200，1 位停止位，無校驗，收發(fā)使能；

②FPGA 控制器端將UART0 串口的發(fā)送端和接收端相連；

③測試內(nèi)部UART0 的寄存器初始狀態(tài)；

④CPU 向UART0 寫數(shù)據(jù)（5×32 bit），同時將寫入的數(shù)據(jù)通過FPGA 控制端發(fā)送給UART0；

⑤CPU 讀取FPAG 控制端發(fā)送的數(shù)據(jù)，與CPU寫入數(shù)據(jù)進(jìn)行比較，以驗證數(shù)據(jù)傳輸?shù)恼_性。

2）TIMER 定時器模塊

①設(shè)置TIMER0/TIMER1 為周期模式，步進(jìn)精度為0 級，32 bit 寬度，循環(huán)模式，將50 ms 的定時初值寫入定時器；

②在定時器中斷中，配置GPIO20，使其產(chǎn)生周期為100 ms 的方波輸出給FPGA 控制端；

③FPGA 控制端對輸入方波進(jìn)行測試，如果測試結(jié)果正確，則通過觸發(fā)SoC 的GPIO19 管腳，產(chǎn)生GPIO 中斷，告知CPU 測試結(jié)果。

3）SPI 模塊

①配置SPI 空閑時鐘為高，數(shù)據(jù)傳輸?shù)臀粌?yōu)先，奇數(shù)邊沿采樣，使能SPI 模塊；

②通過SPI 總線，向W25X20 Flash 最后一個片區(qū)寫入數(shù)據(jù)（256×32 bit）；

③CPU 通過SPI 總線讀取W25X20 Flash 最后一個片區(qū)寫入的數(shù)據(jù)，與CPU 寫入數(shù)據(jù)進(jìn)行比較，以驗證數(shù)據(jù)傳輸?shù)恼_性。

4）EBI 模塊

①配置EBI 片選0 為訪問Flash 時序；

②通過EBI 總線接口，向EBI Flash 最后一個片區(qū)寫入數(shù)據(jù)（256×32 bit）；

③CPU 通過EBI 總線接口讀取EBI Flash 最后一個片區(qū)寫入的數(shù)據(jù)，與CPU 寫入數(shù)據(jù)進(jìn)行比較，以驗證數(shù)據(jù)傳輸?shù)恼_性。

5）GPIO 模塊

①配置GPIO23（主核GPIO23，從核GPIO29）為GPIO 輸出，GPIO24（主核GPIO24，從核GPIO30）為輸入；

②通過FPGA 控制端將GPIO23/GPIO29 與GPIO24/GPIO30 連接；

③CPU 配置GPIO23/GPIO29 為高低電平輸出后，再讀取GPIO24/GPIO30 的相應(yīng)輸入值，進(jìn)行比較以驗證GPIO 的正確性。

6）SPF 模塊

①配置SPF1 為主模式發(fā)送、SPF0 為從模式接收，片選低有效，字節(jié)內(nèi)bit 由低到高，時鐘空閑為高；

②FPGA 控制端將SPF1 與SPF0 的時鐘、片選、數(shù)據(jù)線相連接；

③CPU 通過SPF1 發(fā)送數(shù)據(jù)（5×32 bit），將SPF0接收到的數(shù)據(jù)與發(fā)送數(shù)據(jù)進(jìn)行比較，以驗證SPF 模塊傳輸?shù)恼_性。

7）核中斷模塊

①配置主、從核模塊各自的核中斷功能；

②在主核中CPU 輪詢觸發(fā)從核的8 個核中斷；

③在從核中斷服務(wù)函數(shù)中，通過共享寄存器給主核以應(yīng)答；

④主核讀取共享寄存器，判斷從核是否能夠正常響應(yīng)核中斷；

⑤在從核中CPU 輪詢觸發(fā)主核的8 個核中斷；

⑥在主核中斷服務(wù)函數(shù)中，通過共享寄存器給從核以應(yīng)答；

⑦從核讀取共享寄存器，判斷主核是否能夠正常響應(yīng)核中斷。

8）浮點計算模塊

在該模塊中，通過一段計算Π 的算法函數(shù)進(jìn)行驗證。CPU 每執(zhí)行1 次該算法程序，就將計算出的Π 值與理論值進(jìn)行比較，以驗證CPU 的浮點計算功能。

2.3.3 單粒子鎖定測試

對被測器件進(jìn)行單粒子鎖定測試時，輻照過程中測試器件在電源電壓上拉10%、最高工作頻率條件下的功能輸出及工作電流，當(dāng)被測器件的工作電流突然大于設(shè)定值（如，正常工作電流的1.5 倍），表明器件功能異常；若停止輻照后器件功能不能自行恢復(fù)，重新上電后可恢復(fù)正常，則判斷器件發(fā)生單粒子鎖定。

3 試驗結(jié)果分析

利用HI-13 串列加速器及HIRFL 回旋加速器產(chǎn)生的Si、Ti、Ge、Ta 離子對器件開展了單粒子效應(yīng)測試，其中Ta 離子、Ge 離子、Ti 離子和Si 離子的LET 值分別為81.4、37.4、21.8、21.8MeV·cm·mg。單粒子翻轉(zhuǎn)截面數(shù)據(jù)處理結(jié)果見表1。需要說明的是：因試驗采用多個樣品重復(fù)進(jìn)行，部分試驗輪次單粒子翻轉(zhuǎn)未達(dá)到100 次，但已滿足翻轉(zhuǎn)截面數(shù)據(jù)統(tǒng)計的需求，可結(jié)束該輪次試驗。

表1 單粒子翻轉(zhuǎn)截面數(shù)據(jù)處理結(jié)果Table 1 Results of cross-section of single event effect

4 ForeCAST 軟件擬合計算結(jié)果

利用中國空間技術(shù)研究院具有自主知識產(chǎn)權(quán)的單粒子效應(yīng)預(yù)示軟件ForeCAST 對NS9xxU 型SoC 器件的單粒子翻轉(zhuǎn)和功能中斷截面進(jìn)行擬合計算，所用的4 種離子以及截面參數(shù)參見表1。

DFT 模式單粒子翻轉(zhuǎn)截面與LET 值變化曲線如圖5 所示，飽和截面為3.505×10cm·bit，取10%飽和截面對應(yīng)LET 值13.7 MeV·cm/mg 為閾值，資源數(shù)499 033 bit，在GEO、Adams 90%最壞環(huán)境模型，3 mm(Al)屏蔽條件下，計算得到器件DFT 模式單粒子翻轉(zhuǎn)率為6.80×10d·bit。

圖5 DFT 模式單粒子翻轉(zhuǎn)截面與LET 值變化曲線Fig. 5 Single event upset cross section vs. LET value for DFT mode

SRAM 模式單粒子翻轉(zhuǎn)截面與LET 值變化曲線如圖6 所示，飽和截面為1.9×10cm·bit，取10%飽和截面對應(yīng)LET 值12.8 MeV·cm/mg 為閾值，資源數(shù)14.8 Mbit，在GEO、Adams 90%最壞環(huán)境模型，3 mm(Al)屏蔽條件下，計算得到器件SRAM模式單粒子翻轉(zhuǎn)率為5.61×10d·bit。

圖6 SRAM 模式單粒子翻轉(zhuǎn)截面與LET 值變化曲線Fig. 6 Single event upset cross section vs. LET value for SRAM mode

單粒子功能中斷截面與LET 值變化曲線如圖7所示，飽和截面為8.57×10cm/器件，取10%飽和截面對應(yīng)LET 值10.18 MeV·cm/mg 為閾值，在GEO、Adams 90%最壞環(huán)境模型，3 mm(Al)屏蔽條件下，計算得到器件單粒子功能中斷率為5.24×10d。

圖7 單粒子功能中斷截面與LET 值變化曲線Fig. 7 Single event functional interruption cross section vs.LET value

5 結(jié)束語

對某多頻多模導(dǎo)航SoC 器件進(jìn)行單粒子效應(yīng)測試可以看出：該器件在Ta 離子輻照下的單粒子鎖定閾值為81.4 MeV·cm/mg，滿足地球軌道航天器對單粒子鎖定效應(yīng)的指標(biāo)要求（SEL 閾值LET≥75 MeV·cm/mg）。

然而該器件對單粒子功能中斷效應(yīng)和單粒子翻轉(zhuǎn)效應(yīng)比較敏感，主要原因可能是55 nm 工藝條件下，器件有源區(qū)面積顯著縮小，進(jìn)而導(dǎo)致器件對于單粒子入射電離出電子-空穴對的靈敏體積減小；因此，相比0.13 μm 以上工藝節(jié)點的器件，55 nm工藝器件更容易導(dǎo)致存儲節(jié)點發(fā)生翻轉(zhuǎn)。針對本文中的導(dǎo)航SoC 電路，在具體使用時需要采取相應(yīng)的加固措施，例如，需要在系統(tǒng)級進(jìn)行定時刷新或?qū)RAM 區(qū)采取EDAC 校驗，以滿足宇航型號的抗單粒子翻轉(zhuǎn)要求，保證衛(wèi)星在軌可靠運行。