高集成度射頻收發(fā)器的差分正交調(diào)制解調(diào)測試與工程實現(xiàn)

王志強，丁 丹

(航天工程大學 電子與光學工程系，北京 101416)

0 引言

ADI公司的AD9361集成射頻捷變收發(fā)器，具有很強的可編程性和寬帶能力[1]，器件集RF前端與靈活的混合信號基帶部分為一體，集成頻率合成器，為處理器提供可配置數(shù)字接口。AD9361芯片工作頻率可達70 MHz～6 GHz，通道帶寬可以達到200 kHz至56 MHz，同時支持外部控制，功能強大，因此在3G,4G基站有著廣泛應(yīng)用。文獻[2]在自回環(huán)測試AD9361功能時只是觀察接收端信號的頻率，但未考慮到系統(tǒng)時鐘誤差對接收、發(fā)射本振的時域波形帶來的影響。文獻[3]基于AD9361實現(xiàn)QPSK調(diào)制解調(diào)，并未考慮到AD9361接收與發(fā)射本振的精度。

本文將從工程實現(xiàn)角度出發(fā)，發(fā)現(xiàn)并解決4個工程問題：1)發(fā)現(xiàn)AD-FMCOMMS2輸出端在輸出70 MHz正弦波時，同時發(fā)現(xiàn)100 MHz，150 MHz正弦波諧波分量都非常嚴重，分析其原因是由于子板的的輸出端的輸出巴倫匹配頻率為2.4 GHz，導致相比較于2.4 GHz低的頻率輸出諧波分量嚴重，將輸出端的頻率設(shè)置為1.4 GHz諧波分量將得到抑制;2) AD9361如果系統(tǒng)時鐘設(shè)置與真實系統(tǒng)時鐘頻率有誤差將會導致發(fā)射與接收本振的時域波形扭曲，因此系統(tǒng)時鐘應(yīng)將默認的38.7 MHz修改為40 MHz;3)分析DCXO的頻率精度導致的頻差大小將不會導致點積叉積解調(diào)系統(tǒng)的解調(diào)[4];4)分析AD9361接收與發(fā)射本振的隨機相位差導致接收端的星座圖偏移。

1 AD9361配置

AD9361通過一個串行外設(shè)接口SPI與FPGA開發(fā)板實現(xiàn)通信。該接口可以配置為4線接口，帶有專門的接收和發(fā)射端口，也可以配置為3線接口，帶一個雙向數(shù)據(jù)通信端口。該總線允許BBP通過一種簡單地址數(shù)據(jù)串行總線協(xié)議，設(shè)置所有器件控制參數(shù)。

AD9361中SPI接口的寫命令遵循24位格式。前6位用于設(shè)置總線方向和需要傳輸?shù)淖止?jié)數(shù)。接下來的10位數(shù)據(jù)的寫入地址。最后8位是將被傳輸至指定寄存器地址(MSB至LSB)的數(shù)據(jù)。AD9361還支持LSB優(yōu)先格式，允許命令以LSB至MSB格式寫入。在該模式下，對于多字節(jié)寫命令，寄存器地址將遞增。SPI寫時序如圖1所示。

圖1 SPI時序圖

讀命令遵循相似的格式，區(qū)別在于，前16位在SPI_DI引腳上傳輸，最后8位從AD9361中讀取，如果是4線模式，則在SPI_DO引腳上完成，如果是3線模式，則在 SPI_DI 引腳上完成。這里我們使用默認的 4 線接口模式。

測試SPI接口功能，首先找到AD9361內(nèi)部可讀可寫的寄存器位0x3DF，將配置文件載入開發(fā)板并與ad9361連接，通過signaltap采樣內(nèi)部開發(fā)板管腳，先對寄存器0x3DF進行寫入，寫入的數(shù)據(jù)為0x88，再讀出寄存器0x3DF的值，再觀察sdo管腳，觀察SPI_CSN高電平前八位的值對應(yīng)位寄存器0x3DF的讀出值為0x88。

2 AD9361測試驗證

2.1 正弦信號自發(fā)自收驗證

設(shè)置AD9361發(fā)送端的本振為1.4 GHz，發(fā)送帶寬為5 MHz，發(fā)送端的采樣速率為8 MHz，IQ兩路發(fā)送全“1”，因此發(fā)送端將會發(fā)送一個1.4 GHz的正弦信號。接收端設(shè)置本振為1.399 GHz，接收端的帶寬為5 MHz，接收端的采樣頻率為8 MHz，自回環(huán)將發(fā)送端的信號接收回來，經(jīng)過混頻，帶通濾波器，AD變換后，因此接收端將會得到0.1 MHz的正弦信號，將接收端的IQ兩路信號用signaltpa采樣保存后用Matlab分析結(jié)果如圖2所示。

圖2 0.1 MHz Matlab分析結(jié)果

對接收結(jié)果的頻率進行驗證，signaltap采樣時鐘設(shè)置為125 MHz，因此圖中Matlab兩個點之間的時間為T0=1/125 000K(s)從圖中看出一個正弦時鐘周期大約有M=1 250個點，從而得出該時鐘的頻率F為：

驗證此次測試的結(jié)果。

2.2 DQPSK自發(fā)自收驗證

AD9361實現(xiàn)DQPSK，首先基帶信號處理的實現(xiàn)由FPGA來完成，設(shè)前一時刻發(fā)送的相位為π/4，意味著前一時刻FPGA發(fā)送給IQ兩路數(shù)據(jù)分別為+1，+1。若此時輸入的符號為10，此時刻相位變化π/2，此時刻發(fā)送的相位應(yīng)該為3π/4，對應(yīng)IQ兩路數(shù)據(jù)應(yīng)該為-1，+1，前一時刻共4種相位，發(fā)送的數(shù)據(jù)位兩位二進制，差分調(diào)制發(fā)送端共16種情況。設(shè)置AD9361的發(fā)送端采樣速率為8 MHz，為了保證采樣的正確性，設(shè)置為符號速率為1 MHz，這樣每個符號AD9361都會采樣八次。FPGA實現(xiàn)框圖見圖3。發(fā)送端的發(fā)帶寬設(shè)置為8 MHz。發(fā)送端頻率設(shè)置為1.4 GHz載頻。發(fā)送端將得到，中頻頻率為1.4 GHz，帶寬為4 MHz的DQPSK信號。

圖3 DQPSK調(diào)制FPGA實現(xiàn)框圖

DQPSK的解調(diào)若采用經(jīng)典的相干解調(diào)法，對于接收端與發(fā)射端的頻率誤差與相位誤差的精度要求很高，然而對于AD9361而言首先發(fā)送端與接收端的本振是由兩個不同的鎖相環(huán)產(chǎn)生的，兩個不同的鎖相環(huán)很難產(chǎn)生相同的頻率，同時兩本振之間還存在隨機的相位差，采用相干解調(diào)法很難實現(xiàn)。針對本系統(tǒng)而言，采用點積叉積方法對DQPSK進行解調(diào)，收發(fā)本振的偏差對采用點積叉積方法影響幾乎可以忽略。與此同時，DQPSK相比較于QPSK而言，發(fā)送的信息為前后相差的，抵消了接收與發(fā)射本振的相位差隨機的影響，但使用點積叉積的方法前提條件為接收與發(fā)射本振的頻差不會導致對最終的判斷結(jié)果錯誤。與發(fā)送端的頻率設(shè)置相同，接收端的采樣時鐘設(shè)置為8 MHz，因此每8個點表示單個符號，具體的FPGA處理如圖4所示。

圖4 點積叉積解調(diào)FPGA實現(xiàn)框圖

接收端設(shè)置為與發(fā)送端的采樣速率相同的采樣速率，即：采樣速率設(shè)置為8 MHz通道帶寬設(shè)置為5 MHz，用Matlab進行分析結(jié)果如圖5所示。

圖5 輸出輸入對比波形結(jié)果

從波形圖結(jié)果可以看出發(fā)送端與接收端的解調(diào)結(jié)果相一致。

3 工程實現(xiàn)問題及解決

3.1 AD9361鎖相環(huán)的校準問題及解決

在實現(xiàn)AD9361對于正弦信號的自發(fā)自收過程中，先根據(jù)AD9361的配置軟件AD9361 Evaluation Software產(chǎn)生的配置腳本對AD9361進行初始化，其中腳本中大部分為SPI Write指令，還有部分SPI Read指令，例如SPIRead 05E // Check BBPLL locked status (0x05E[7]=1 is locked)即：只有當寄存器05E第八位讀出的結(jié)果為1時，初始化才能繼續(xù)進行。還有一類指令例如WAIT_CALDONE RXCP,100 // Wait for CP cal to complete, Max RXCP Cal time: 460.800(μs)(Done when 0x244[7]=1)此行腳本表示為讀取寄存器244的第八位，直到第八位的值為1表示rxcpcal校準成功，同時又具有最大校準時間460(μs)，若超過校準時間寄存器244的第八位的值仍為0，初始化繼續(xù)往下進行。

1)問題描述：AD-FMCOMMS2子板的輸入?yún)⒖紩r鐘為dcxo輸入，如果根據(jù)配置軟件默認設(shè)置refclk path為extclk into xtal_n路徑，按此方式進行初始化，結(jié)果顯示初始化未成功。初始化進行到spi接口讀出的05E寄存器的bit[7]為0，此結(jié)果表明bbpll頻率合成器一直不能鎖定。

問題原因及解決方式：由于AD-FMCOMMS2的系統(tǒng)時鐘輸入未DCXO輸入，如果配置為內(nèi)部時鐘輸入，導致鎖相環(huán)無時鐘源，不能鎖定。將AD9361系統(tǒng)時鐘輸入方式改為xo into xtal_n[5]，SPI接口讀出05E寄存器的bit[7]為1，判斷bbpll頻率合成器校準成功。

2)問題描述：為保證ad9361初始化效果，SPI接口時鐘頻率不宜過高，一般選用10 M及10 M以下的時鐘，因此工程中采用10 M的時鐘頻率。同時，每一次寫入寄存器值都要等待2 ms保證校準效果，如果時鐘過高，或者寫入的太快，將會導致rxcp校準出現(xiàn)問題，初始化不能繼續(xù)進行。將初始化spi時鐘設(shè)置為40 MHz，每一個寫入寄存器的間隔不設(shè)置的結(jié)果。按照配置軟件產(chǎn)生的配置腳本，寄存器已經(jīng)配置結(jié)束，狀態(tài)機也處于fdd狀態(tài)，但頻譜儀上沒有信號，說明初始化校準不理想。

原因及解決方式：AD9361系統(tǒng)配置時鐘應(yīng)設(shè)置為40 MHz以下，保證寫入每個寄存器質(zhì)量。因此將SPI時鐘設(shè)置為10 MHz，同時按照腳本上的每一寫時序之間相隔2 ms寫入，初始化可以繼續(xù)進行。

3)問題描述：按照配置軟件產(chǎn)生的腳本進行對AD9361的配置后，iq兩路發(fā)送全1，發(fā)送本振設(shè)置為150 MHz，通道衰減[6]設(shè)置為0 dB，使用發(fā)射通道2即：TX2A使用示波器并未觀測到信號。

問題原因：這是由于按照配置軟件產(chǎn)生的腳本進行初始化后，AD9361狀態(tài)機仍工作在alert[7]狀態(tài)，此狀態(tài)下對于全雙工工作模式AD9361并不能發(fā)射與接收信號，所以還需要將狀態(tài)機轉(zhuǎn)換到fdd工作態(tài)。根據(jù)spi接口讀取到的ad9361內(nèi)部寄存器014的狀態(tài)值為01h根據(jù)ad9361數(shù)據(jù)手冊，當讀取014寄存器的值為01h時表示狀態(tài)機仍處于altert狀態(tài)，驗證了上述說法。

解決方式：對寄存器014寫入值023即；將AD9361狀態(tài)機轉(zhuǎn)換到fdd狀態(tài)下，示波器接收到的結(jié)果如圖6所示，圖中為70 M正弦波的接收結(jié)果[8]。

圖6 頻譜儀接收結(jié)果

3.2 AD-FMCOMMS2輸出匹配頻率問題及解決

問題描述及原因：根據(jù)圖6觀察頻發(fā)現(xiàn)70 MHz的信號諧波分量分量嚴重。這是由于AD-FMCOMMS2發(fā)射與接收端的巴倫匹配頻率在2.4 GHz，如果輸出端輸出的頻率過小將會導致諧波分量很高。AD-FMCOMMS2接收端的巴倫[9]如圖7所示。

圖7 接收端巴倫

解決方式：針對輸出端匹配頻率為2.4 GHz的輸出巴倫，如果采用過小的輸出頻率將會導致輸出端的奇次諧波分量嚴重，因此提高輸出端的匹配頻率為1.2 GHz，使輸出巴倫抑制諧波分量。

3.3 AD-FMCOMMS2系統(tǒng)時鐘問題及解決

1)問題描述及原因：AD-FMCOMMS2的輸入?yún)⒖紩r鐘為40Mdcxo輸入，如果系統(tǒng)參考時鐘頻率為配置軟件軟件的默認頻率即38.7 MHz將會導致發(fā)送端的鎖相環(huán)存在頻偏[10]，如果參考時鐘設(shè)置為40 MHz將會大大降低頻偏。效果如圖8所示。

圖8 參考時鐘為默認38.7

按照默認設(shè)置的dcxo頻率計算，即RFPLL需要將38.4 M的時鐘倍頻到1 400 M，則倍頻倍數(shù)M為：

M=FLO÷Fref=1400÷38.4=36.4583

實際上dcxo的頻率對于AD-FMCOMMS2而言為40 MHz[11]，因此實際值與設(shè)置值存在Fdif1.6 MHz的偏差，所以接收端的頻差為:

Fincrease=M×Ddif=1.6×36.458=58.3328

驗證了存在58.3 MHz的頻差。修改方式：將參考時鐘頻率修改為設(shè)置為40 MHz，用頻譜儀觀測1.4 GHz信號，得到的結(jié)果，結(jié)果表明修改系統(tǒng)時鐘頻率后的輸出端頻率誤差很小。

解決方式：參考時鐘設(shè)置為40 MHz發(fā)送端本振設(shè)置為1.4 GHz，接收端本振設(shè)置1.399 9 GHz，混頻濾波后，接收端將會得到0.1 MHz正弦信號，如圖9所示。發(fā)送帶寬與接收帶寬都設(shè)置為5 MHz將接收到的信號用Signaltap采樣，用Matlab分析采樣得到的數(shù)據(jù)結(jié)果如下。

圖9 0.1 MHz接收正弦信號

2)問題描述：圖中signaltap的采樣結(jié)果存在波形扭曲問題，經(jīng)過對比分析得出，是由于ad9361時鐘源的影響，圖上的結(jié)果是采樣默認時鐘源頻率38.7 MHz，得到的iq兩路信號波形扭曲，而AD-FMCOMMS2的輸入?yún)⒖紩r鐘為40 MHz的dcxo輸入，若采用38.7 MHz系統(tǒng)時鐘輸入將導致輸入輸出端的鎖相環(huán)鎖定不理想。進而導致了輸入輸出本振波形的扭曲，因此混頻后的波形會扭曲。

解決方式：對配置軟件的dcxo的頻率修改為40 MHz，得到的新的0.1 MHz頻差修改系統(tǒng)參考時鐘后的AD9361輸出端的波形扭曲問題得到很好的改善[12]。

3.4 AD9361的隨即相位差與頻差對解調(diào)影響

若接收端的采樣速率設(shè)置為8 MHz，用Matlab進行分析解調(diào)時，接收端A/D采樣后，F(xiàn)PGA內(nèi)部I/Q兩路數(shù)據(jù)波形圖及星座如圖10所示。

圖10 星座圖

圖10顯示的接收端星座圖為π/2 DQPSK解調(diào)出來的結(jié)果[13]，實際本系統(tǒng)采用的是π/4 DQPSK調(diào)制的方式。產(chǎn)生這種現(xiàn)象的原因是由于發(fā)射與接收本振的相位差隨機性導致的，接收與發(fā)射的本振是由相同的系統(tǒng)時鐘REF_CLK分別經(jīng)rxpll，txpll倍頻后得來的，在不同的上電時刻對于rxpll,txpll倍頻后的接收與發(fā)射本振的相位不同[14]，導致AD9361的接收端存在不同的相位差。這種隨機相位差對解調(diào)端不會產(chǎn)生影響，理論分析如下：假設(shè)發(fā)送端的信號為cos(w0t+θ0)其中θ0為：π/4,3π/4,5π/4,7π/4。以i支路接收端為例，設(shè)i支路接收端的本振為cos(wct+θ1)其中θ1為ad9361的發(fā)射本振與接收端本振的相位差。對其進行混頻結(jié)果如下：

cos(w0t+θ0)*cos(wct+θ1)=

cos((wc-w0)t+θ1-θ0)]

經(jīng)過低通濾波器以后為：

分析頻差對星座圖影響：除接收信號本身相位變化外，頻差將會導致前后兩時刻接收信號的相位變化，使得星座圖上的點存在發(fā)散情況。對于相位差將會導致星座圖的整體偏移，例如本次接收結(jié)果，發(fā)送發(fā)送的信號為π/4 dqpsk信號，對于接收端接收到的星座圖而言為π/2 dqpsk信號，由于接收端與發(fā)送端的本振的行為差導致的[15-16]。

解決方式：為解決發(fā)送端與接收端本振的相位差隨機性，采用DQPSK的調(diào)制方式，這樣發(fā)送與接收端只需要前后兩次信息的相位差信息而不需要具體的相位信息，很好地解決了相位差隨機的問題。同時接收與發(fā)射端的本振還存在著頻差，因此采用點積叉積的方法對接收端進行解調(diào)，采用點積叉積的方法前提條件為接收與發(fā)射本振的頻差不會導致判斷的結(jié)果的錯誤。判斷分析能否采用點積叉積方法解調(diào)，AD9361接收與發(fā)射的頻差是否在點積叉積頻差允許范圍內(nèi)，首先dcxo[17-18]的頻率精度是由其電容控制的，電容精度將會導致系統(tǒng)時鐘為40 MHz頻率偏差范圍為0.000 72 MHz，對其進行倍頻，因此對于1.4 GHz的本振將會導致0.025 2 MHz頻偏，采樣頻率為8 MHz，根據(jù)模擬頻率與數(shù)字角頻率的轉(zhuǎn)換，頻差的結(jié)果小于四分之pi。因此不會對點積叉積方法進行解調(diào)產(chǎn)生影響。

4 結(jié)束語

本文針對AD9361芯片測試其自發(fā)自收并驗證DQPSK。此過程中發(fā)現(xiàn)并解決4個疑難問題:1)在對AD9361初始化過程中，由于系統(tǒng)時鐘輸入方式的設(shè)置錯誤將導致芯片中的鎖相環(huán)不能鎖定或鎖定效果不理想，修改系統(tǒng)時鐘輸入方式后，內(nèi)部鎖相環(huán)可以鎖定;2)初始化結(jié)束后輸出端諧波分量嚴重，這是由于輸出端的輸出巴倫匹配頻率為2.4 GHz[19]，因此若輸出時鐘頻率設(shè)置的過小輸出巴倫不能抑制諧波分量，修改輸出端的頻率為1 GHz以上，諧波分量將很好的抑制;3)AD-FMCOMMS2系統(tǒng)時鐘并非是AD9361配置軟件默認的38.7 MHz，若采用此頻率配置后，導致AD9361內(nèi)部鎖相環(huán)鎖定不理想表現(xiàn)為AD9361輸出端將會存在頻差與波形扭曲，修改系統(tǒng)時鐘為40 MHzdcxo[20]輸入，解決了輸出端頻差與波形扭曲;4)進行DQPSK解調(diào)過程中發(fā)現(xiàn)接收端與發(fā)射端存在頻差與相位差，同時相位差具有隨機性。采用點積叉積的方法進行解調(diào)將很好地解決收發(fā)本振的頻率差問題，但是采用這種方法解調(diào)頻率差在一定范圍內(nèi)，若果過高將導致解調(diào)出錯。針對相位差隨機性問題，本工程采用的是差分正交調(diào)制，發(fā)送的信息為前后兩次相位差，很好的抵消本振相位差帶來的影響。