一種航天接口芯片靜電防護(hù)電路的軟擊穿現(xiàn)象*

馬有為，溫兆倫，李 猛，陳天培，王 楠

(上海航天控制技術(shù)研究所·上?！?01109)

0 引 言

航天產(chǎn)品相對(duì)于普通產(chǎn)品具有一定的特殊性，如投入成本高、發(fā)射后不便維修、流程管控嚴(yán)格等特點(diǎn)。因此，航天產(chǎn)品尤其是深空探測(cè)器上的產(chǎn)品，必須能長(zhǎng)期穩(wěn)定運(yùn)行，對(duì)可靠性要求極高[1]。電子設(shè)備是產(chǎn)品研制和生產(chǎn)過程中易受損的部分。航天產(chǎn)品全流程中對(duì)電子設(shè)備的防護(hù)，對(duì)提高產(chǎn)品可靠性具有重要意義。

除對(duì)電子設(shè)備的防護(hù)外，對(duì)外部影響的防護(hù)也十分重要。隨著大規(guī)模、超大規(guī)模集成電路在航天電子設(shè)備上的廣泛應(yīng)用，產(chǎn)品性能不斷提升、功能越來越復(fù)雜，對(duì)靜電放電現(xiàn)象也越來越敏感，一旦電子設(shè)備被靜電損傷，將延長(zhǎng)產(chǎn)品的研制周期，增加研制成本，并使產(chǎn)品存在潛在的風(fēng)險(xiǎn)隱患。調(diào)查研究表明，有30%的芯片失效原因?yàn)殪o電放電(Electrostatic Discharge，ESD)，因此ESD對(duì)產(chǎn)品的危害越來越受到重視[2]。相應(yīng)地，對(duì)芯片靜電防護(hù)的設(shè)計(jì)以及對(duì)芯片靜電受損特性的研究也具有重要意義。

如在集成設(shè)計(jì)上，齊釗[3]提出了兩種ESD保護(hù)器件新結(jié)構(gòu)，實(shí)現(xiàn)了具有低電容的ESD保護(hù)陣列;卿乙宏[4]研究了25nm工藝的ESD防護(hù)電路設(shè)計(jì);向洵等[5]提出了全芯片ESD保護(hù)電路設(shè)計(jì)方案。在外圍電路設(shè)計(jì)上，宋文強(qiáng)[6]實(shí)現(xiàn)了ESD保護(hù)電路的抗閂鎖設(shè)計(jì);鄭英蘭等[7]提出了一種具有ESD防護(hù)功能的接口電路設(shè)計(jì)方案;M.Ker等[8]提出了改進(jìn)的ESD鉗位電路;Wang Z.等[9]提出了一種應(yīng)用于高壓的ESD防護(hù)電路。在專用ESD器件設(shè)計(jì)上，Zhang S.等[10]提出了一種應(yīng)用于ESD的GGSCR器件。Lai D.等[11]提出了一種高壓ESD防護(hù)器件；Liang H.等[12]提出了一種LDMOS-SCR-HHC的ESD防護(hù)器件；Du F.等[13]提出了一種改進(jìn)的SCR用于ESD防護(hù)；Chen W.等[14]提出了一種新布局的nLDMOS器件；Chuang C.等[15]提出了一種DSCR器件用于ESD防護(hù)；Qi Z.等[16]提出了一種新型HTC-NPN用于ESD防護(hù)。在ESD測(cè)試上，吳昱旻等[17]闡述了測(cè)試ESD的方法；M.Rigato等[18]對(duì)射頻開關(guān)的ESD行為進(jìn)行了分析。

本文針對(duì)LVDS發(fā)送芯片進(jìn)行了靜電防護(hù)電路分析，LVDS芯片用于多探頭星敏感器產(chǎn)品，每個(gè)探頭均使用該芯片與線路盒獨(dú)立進(jìn)行通信，互為備份[19]。該芯片在航天產(chǎn)品的研制過程中，出現(xiàn)因靜電損傷導(dǎo)致輸入阻抗異常的現(xiàn)象，但該芯片上電后工作能力未出現(xiàn)異常，屬于靜電損傷中的軟擊穿。對(duì)該芯片的元器件失效分析結(jié)果將受損部位定位為芯片內(nèi)部ESD防護(hù)電路。本文對(duì)該電路建立失效模型并進(jìn)行深入分析，將失效點(diǎn)定位于電路內(nèi)部某MOSFET在靜電沖擊下被擊穿，等效為電阻。本文提出的靜電軟擊穿現(xiàn)象，有助于航天電子設(shè)備中對(duì)靜電現(xiàn)象的分析以及對(duì)產(chǎn)品影響的評(píng)估。

1 接口芯片異常分析

某航天產(chǎn)品在經(jīng)過轉(zhuǎn)運(yùn)以及焊接板上其他器件的操作后，發(fā)現(xiàn)接插件上數(shù)個(gè)接點(diǎn)對(duì)地阻抗出現(xiàn)異常，經(jīng)確認(rèn)異常點(diǎn)均位于某接口芯片上，發(fā)現(xiàn)異常前后產(chǎn)品均未上電。該接口芯片為AEROFLEX生產(chǎn)的LVDS發(fā)送芯片UT54LVDS031LVUCC，質(zhì)量等級(jí)為V級(jí)。該芯片引腳定義及內(nèi)部邏輯如圖1所示，共4路LVDS差分發(fā)送，每路存在一對(duì)差分輸出信號(hào)，其中設(shè)計(jì)上使用3路差分信號(hào)完成與頭部的SpaceWire通信，多余1路的輸入端通過1kΩ電阻接地。

(a) 引腳定義

(b) 內(nèi)部邏輯圖1 芯片引腳定義與內(nèi)部邏輯Fig.1 Definition and logic of chip

該芯片在產(chǎn)品上共有6片，且6片芯片外圍電路一致，在產(chǎn)品測(cè)試過程中，僅此芯片出現(xiàn)異常，其余芯片測(cè)試結(jié)果均正常，發(fā)現(xiàn)異常前，該芯片已隨產(chǎn)品正常工作超過600h。芯片在產(chǎn)品上的外圍電路原理圖如圖2所示。

該芯片各引腳使用情況、測(cè)得的對(duì)地阻抗值與正常芯片對(duì)地阻抗值如表1所示。

圖2 異常芯片電路原理圖Fig.2 Circuit schematic of abnormal chip

表1 芯片阻抗異常現(xiàn)象對(duì)比

對(duì)該芯片阻抗異?，F(xiàn)象分析發(fā)現(xiàn)，其存在以下幾個(gè)特征：

1)異常管腳對(duì)地阻抗值高度一致，均為0.82MΩ；

2)除使用的3路通道外，剩余1路未使用的通道亦出現(xiàn)相同的阻抗異?，F(xiàn)象；

3)產(chǎn)品在發(fā)現(xiàn)異常前后的時(shí)間內(nèi)，始終處于未上電狀態(tài)。

2 元器件失效分析

2.1 形貌對(duì)比

在對(duì)該芯片的整個(gè)失效分析流程中，均使用了一片與該芯片同批次的全新芯片用于對(duì)比，以分析該芯片的具體失效情況，異常芯片與樣品形貌如圖3所示。

(a) 異常芯片

(b) 同批次對(duì)比樣片

對(duì)芯片進(jìn)行外觀檢查,密封焊區(qū)未見明顯腐蝕、開裂形貌，陶瓷殼體未見開裂、崩損，芯片外觀未見異常形貌。使用X光設(shè)備對(duì)芯片進(jìn)行X射線檢查，其內(nèi)部亦未見多余物、大面積黏結(jié)空洞等異常形貌。同時(shí)，按GJB548B—2005微電子器件試驗(yàn)方法和程序，方法2020.1試驗(yàn)條件A，對(duì)芯片粒子碰撞噪聲檢測(cè)(Particle Impact Noise Detection，PIND)，芯片未見異常噪聲爆發(fā)。依據(jù)GJB548B—2005方法2023.2非破壞性鍵合拉力試驗(yàn)對(duì)芯片進(jìn)行測(cè)試，測(cè)試結(jié)果顯示所有鍵合絲均合格。

使用機(jī)械方法對(duì)芯片開封后，對(duì)芯片內(nèi)部進(jìn)行內(nèi)部目檢。檢查結(jié)果顯示：芯片內(nèi)部采用鋁絲鍵合，未見鍵合絲塌絲、斷裂，未見鍵合點(diǎn)脫落、腐蝕等異常形貌，芯片玻璃表面鈍化層良好，未見互連斷裂、橋連等缺陷，未見過熱、過電損傷或機(jī)械損傷，典型形貌如圖4所示。

(a) 芯片開封后形貌

(b) 芯片樣品全貌

(c) 芯片1、2輸出通道形貌

(d) 芯片3、4輸出通道形貌

可見，該芯片在形貌與機(jī)械屬性上狀態(tài)良好，即芯片的阻抗異常并未帶來機(jī)械損傷，或芯片的阻抗異常并非由機(jī)械損傷引起，即芯片的機(jī)械特性仍然正常，無法通過上述失效分析定位該芯片的失效位置。

2.2 電特性測(cè)試

對(duì)芯片正常上電(3.3V)，并對(duì)各個(gè)通道輸入1MHz的方波信號(hào)，使用示波器捕捉輸出，各個(gè)通道輸出波形基本一致，試驗(yàn)結(jié)果如圖5所示，其中藍(lán)色信號(hào)為DOUT+、紅色信號(hào)為DOUT-、綠色信號(hào)為DIN?？梢娫撔酒谡９╇姇r(shí)，輸出信號(hào)正常，滿足LVDS電平要求，與產(chǎn)品測(cè)試過程中功能正常的現(xiàn)象一致，證明該芯片功能正常。

(a)異常芯片

(b)同批次對(duì)比樣片圖5 芯片輸入輸出波形測(cè)試Fig.5 Input and output waveform test

使用I-V圖示儀對(duì)芯片各個(gè)引腳的電特性進(jìn)行測(cè)試，芯片VDD對(duì)VSS之間的I-V特性曲線與良品對(duì)比存在差異，在電壓升高后(約1.0V)，出現(xiàn)跳變現(xiàn)象，跳變后，電壓在約1.3V后回落，曲線與良品基本一致，如圖6所示。該現(xiàn)象證明芯片在低壓段存在漏電情況。

圖6 VDD對(duì)VSS間I-V特性曲線圖Fig.6 I-V characteristic curve from VDD to VSS

芯片8個(gè)差分輸出端與VSS之間的I-V特性曲線與良品對(duì)比存在差異，典型曲線如圖7所示。樣品呈現(xiàn)正向?qū)ㄌ匦裕瑢?dǎo)通現(xiàn)象在約1.1V時(shí)跳變恢復(fù)至不導(dǎo)通狀態(tài)，導(dǎo)通時(shí)最高電流約為120μA。

圖7 輸出管腳對(duì)地I-V特性曲線圖Fig.7 I-V characteristic curve from output pins to VSS

對(duì)于圖6和圖7中的直線段，需要說明的是：由于I-V圖示儀等效為功率源，故當(dāng)其增加輸出電壓時(shí)，如果電路系統(tǒng)出現(xiàn)跳變，則圖示儀會(huì)控制功率，導(dǎo)致I-V曲線出現(xiàn)跳變，到達(dá)該功率對(duì)應(yīng)的下一個(gè)點(diǎn)，在圖像中顯示為兩點(diǎn)間的一條直線。

通過上述試驗(yàn)可以說明，該芯片功能正常，但其VDD與輸出管腳在低壓段對(duì)地存在漏電現(xiàn)象，且該漏電在1.1～1.3V左右消失，遠(yuǎn)低于芯片正常的工作電壓。該漏電正好與萬用表測(cè)量電流重合，從而導(dǎo)致觀測(cè)到阻抗異常，但功能正常現(xiàn)象。

2.3 OBIRCH定位分析

對(duì)芯片進(jìn)行OBIRCH技術(shù)定位發(fā)現(xiàn)：

當(dāng)樣品通道輸出端DOUT1+對(duì)VSS加電壓1.04V(電流約92μA)，其芯片DOUT1+端口晶體管位置存在阻抗變化，典型形貌如圖8所示。對(duì)其他通道加壓現(xiàn)象一致，阻抗變化區(qū)域均為其對(duì)應(yīng)的輸出晶體管。

圖8 DOUT1+對(duì)VSS加電壓1.04V時(shí)OBIRCH形貌Fig.8 The appearance of OBIRCH when DOUT1+ applies a voltage of 1.04V to VSS

當(dāng)VDD對(duì)VSS施加電壓1.0V時(shí)，電流約221μA(良品為50μA，存在漏電)，在4個(gè)通道共8個(gè)輸出端口，芯片晶體管位置存在阻抗變化，典型形貌如圖9所示。由芯片設(shè)計(jì)可知，該阻抗異常的區(qū)域?yàn)樵撔酒腅SD防護(hù)電路。

圖9 VDD對(duì)VSS加電壓1.0V時(shí)OBIRCH形貌Fig.9 The appearance of OBIRCH when VDD is applied to VSS with a voltage of 1.0V

當(dāng)VDD對(duì)VSS施加電壓升高至1.3V/3.3V時(shí)，電流約201μA/2.37mA(良品為221μA/2.38mA，電流基本一致)，芯片的阻抗變化區(qū)域相比良品未見明顯差異，輸出晶體管處未見阻抗變化，典型形貌如圖10和圖11所示。

(a) 失效芯片

(b) 同批次對(duì)比樣片

(a) 失效芯片

(b)同批次對(duì)比樣片

由上述測(cè)試結(jié)果可總結(jié)以下情況：

1)該芯片在遠(yuǎn)低于正常工作電壓的低壓段(1.3V以下)，相比良品出現(xiàn)了漏電(約0.4V開始)至漏電跳變消失(約1.1V)的現(xiàn)象，在1.3V以上至正常工作電壓段的測(cè)試結(jié)果與良品一致；

2)根據(jù)圖8和圖9的現(xiàn)象，可以證明ESD防護(hù)電路在低壓段存在漏電現(xiàn)象；

3)根據(jù)圖8～圖11的現(xiàn)象，可證明低壓段存在阻抗異常的區(qū)域?yàn)樾酒珽SD防護(hù)電路，且僅在低壓段存在阻抗異常區(qū)域，在高壓段該阻抗異常區(qū)域消失；

4)輸出端口對(duì)除ESD防護(hù)電路外的其他電路為隔離狀態(tài)，因此對(duì)差分輸出端口加壓時(shí)，反映的I-V特性為ESD防護(hù)電路的I-V特性，結(jié)合圖4和圖5，可證明ESD防護(hù)電路在低壓段確有漏電現(xiàn)象。

2.4 失效分析結(jié)論

經(jīng)本章對(duì)該芯片的元器件失效分析試驗(yàn)，可見該芯片測(cè)得的阻抗異常，但功能正?，F(xiàn)象，并非由機(jī)械損傷引起，結(jié)合產(chǎn)品在異常發(fā)生前后未上電的情況，判斷該芯片表現(xiàn)的異常現(xiàn)象為靜電致?lián)p。

由于芯片功能正常，僅在手持式萬用表下測(cè)得其輸出管腳對(duì)地阻抗異常，判斷該芯片的靜電損傷類型為靜電軟擊穿。具體表現(xiàn)為：該芯片輸出管腳在遠(yuǎn)低于正常工作電壓的低壓段(1.3V以下)出現(xiàn)了漏電現(xiàn)象，且該漏電現(xiàn)象在1.1～1.3V左右消失，在1.3V以上至正常工作電壓段，該芯片特性正常。

3 電路機(jī)理分析

3.1 芯片電路設(shè)計(jì)與功能概述

經(jīng)分析，確定導(dǎo)致阻抗異常的原因發(fā)生在該芯片的ESD防護(hù)電路上，其內(nèi)部功能區(qū)域的簡(jiǎn)化劃分如圖12所示。片內(nèi)共有2塊ESD防護(hù)電路，對(duì)稱分布，每塊ESD防護(hù)電路被2對(duì)4路差分輸出共用，即每4路差分輸出端口到芯片功能電路之間的線路上并聯(lián)了1塊ESD防護(hù)電路。芯片輸出阻抗異常系差分輸出端口的ESD防護(hù)電路中第三級(jí)NMOS管出現(xiàn)損傷，導(dǎo)致ESD防護(hù)電路無法正常工作。而輸入端口與使能端口未經(jīng)過ESD防護(hù)電路，在此次靜電中并未受到影響，芯片功能電路亦未被損傷，因此芯片功能依然正常。

圖12 芯片內(nèi)部功能區(qū)塊情況Fig.12 The functional blocks of the chip

差分輸出端口的ESD防護(hù)電路如圖13所示。虛框中的電路是4個(gè)差分端口共用的，即虛框中的電路有異常時(shí)將影響到4個(gè)端口的阻抗特性。該芯片對(duì)稱的有2個(gè)這樣的電路，分別被4個(gè)差分端口共用。同時(shí)為防倒灌，輸出管腳與芯片功能電路設(shè)計(jì)為二極管隔離狀態(tài)，即從差分端口加電壓時(shí)，只要電壓不高于二極管的反向擊穿電壓，輸出端口進(jìn)入的電壓不會(huì)對(duì)芯片功能電路產(chǎn)生影響。

圖13 LVDS差分輸出端口ESD防護(hù)電路Fig.13 The ESD protection circuit of LVDS differential output port

由于該部分電路為4個(gè)端口共用，由二極管進(jìn)行隔離，且輸出阻抗特性一致，因此發(fā)生損傷處應(yīng)為公共部分，可簡(jiǎn)化為一路差分輸出端口進(jìn)行分析，以DOUT2-為例。

圖13中的反向后，使Q5關(guān)斷，進(jìn)而使Q7關(guān)斷，使低阻通路消失，以避免該電路影響芯片功能電路的正常工作。

MOS管分為四級(jí)電路，第一級(jí)為Q1、Q2管，第二級(jí)為Q3、Q4管，第三級(jí)為Q5、Q6管，第四級(jí)為Q7管。其中，Q1、Q3、Q5為P溝道MOS管，Q2、Q4、Q6、Q7為P溝道MOS管。且這些MOS管設(shè)計(jì)為漏極(D)、源極(S)不分，即對(duì)于NMOS管，兩極中電壓更低的一極為S極，另外一極為D級(jí)；對(duì)于PMOS管則相反。在這種情況下，MOS管的體二極管始終反偏。

其中，Q1管將D極、S極接在一起時(shí),MOS管等效為G極與D、S極之間的一個(gè)平板電容器;其余MOS管均為開關(guān)(電阻)接法。此外，Q7管相比其他管體積更大。

靜電防護(hù)電路的機(jī)理為：當(dāng)靜電進(jìn)入時(shí)，Q1快速反應(yīng)(1～10ns)，在其他電路未建立通路時(shí)，提供一個(gè)低阻通道將靜電電流由ESD防護(hù)電路泄放掉。

靜電防護(hù)過程為：當(dāng)靜電到達(dá)Q1的D、S極時(shí)，Q1將D、S極的上升沿電壓耦合至G極，使其G極變?yōu)楦唠娖?，使Q7導(dǎo)通，靜電通過Q6、Q7同時(shí)泄放，進(jìn)而完成ESD保護(hù)功能。

Q2的作用為:當(dāng)電壓到達(dá)電路的穩(wěn)態(tài)工作電壓后，Q2打開導(dǎo)致Q1、Q3、Q4的G極為低電平,進(jìn)而使Q7關(guān)斷，低阻通路消失，以避免該電路影響芯片功能電路的正常工作。

3.2 失效機(jī)理分析

導(dǎo)致異常的MOS管為Q6管，并擊穿為一個(gè)電阻狀態(tài)，等效電路如圖14所示。

圖14 Q6擊穿后的等效電路Fig.14 The equivalent circuit after breakdown of Q6

對(duì)Q6擊穿后的等效電路分析有以下前提：

1)圖中二極管導(dǎo)通電壓不定，存在亞閾值區(qū)域，與工藝、面積、電流等均有關(guān)系，一般在0.4～0.6V左右完全導(dǎo)通；

2)圖中的MOS管強(qiáng)導(dǎo)通電壓閾值為0.7V，即在G、S極之間加電壓超過0.7V時(shí)(NMOS管柵源電壓Vgs>0.7V，PMOS管Vgs<-0.7V)，MOS管的D極與S極導(dǎo)通，等效為一個(gè)極小的電阻;

3)圖中PMOS管存在亞閾值區(qū)，即當(dāng)Vgs電壓處于亞閾值區(qū)內(nèi)時(shí)，D與S極之間存在微弱導(dǎo)通現(xiàn)象，有微弱電流流過(漏電),并隨著G極的電壓逐漸增大，漏電逐漸增加，直至達(dá)到強(qiáng)導(dǎo)通狀態(tài)；

4)初始狀態(tài)下，可認(rèn)為MOS管的G極接近零電平電位。

基于上述前提，對(duì)異常電路進(jìn)行分析，以對(duì)DOUT2-輸出管腳加正向電壓Vin為例，設(shè)定二極管導(dǎo)通電壓均為0.4V：

1)Vin<0.4V時(shí)，D2不導(dǎo)通，該電路中無電流流過。

2)Vin>0.4V時(shí)，D2導(dǎo)通，經(jīng)過D2壓降后，電壓為V=Vin-0.4。

3)Vin>0.4V，但<1.1V時(shí)，此時(shí)電路狀態(tài)為：

Q1等效為電容，可忽略；

Q2由于Vgs未達(dá)到閾值電壓0.7V，不導(dǎo)通，其D極等效為斷路/零電位狀態(tài)；

Q3由于G極為斷路/零電位狀態(tài)，即使發(fā)生弱導(dǎo)通，也會(huì)因Q4的G極為斷路/低電平的不導(dǎo)通狀態(tài)而沒有電流通路，故Q3、Q4無電流流過；

Q5由于G極為斷路/零電位狀態(tài)，而S極電壓0.4V

圖15 0.4V

該段亞閾值區(qū)的微弱漏電現(xiàn)象對(duì)應(yīng)失效分析試驗(yàn)中測(cè)得的I-V特性曲線,標(biāo)注如圖16所示。

(a) VDD對(duì)VSS I-V特性曲線

(b)輸出端口對(duì)VSS I-V特性曲線圖16 0.4V

Q7由于G極未達(dá)到導(dǎo)通閾值，不導(dǎo)通。即Vin處于該范圍內(nèi)時(shí)，Q6上有電流流過，萬用表測(cè)得該電流，即會(huì)造成測(cè)得阻抗降低的現(xiàn)象。由于弱導(dǎo)通現(xiàn)象在越接近強(qiáng)導(dǎo)通閾值時(shí)越強(qiáng)，因此在輸出管腳處測(cè)得的電流隨著輸入電壓的增大而逐漸增大，與電壓大于0.4V后I-V特性曲線相比，良品出現(xiàn)大幅度偏高的試驗(yàn)現(xiàn)象匹配。

4)Vin>1.1V時(shí)，由于D2壓降導(dǎo)致Q2的G極剛達(dá)到0.7V的導(dǎo)通閾值，此時(shí)Q2立即導(dǎo)通，D極被拉至低電平，使Q3與Q4組成的反相器輸出高電平，即加在Q5的G極上的電平為高。此時(shí)，由于Q5的S極電平也為高，即Vgs趨近于0，因此Q5關(guān)斷，消除了電流通路，Q6上沒有電流通路流過，Q7此時(shí)也由于G極為低電平而不導(dǎo)通，如圖17所示。

即Vin>1.1V時(shí)，該電路上的電流通路消失，與在1.1～1.3V時(shí)管腳的I-V特性曲線恢復(fù)到與良品一致的現(xiàn)象相匹配，如圖18所示。

圖17 Vin>1.1V時(shí)的電路情況Fig.17 Circuit when Vin>1.1V

(a) VDD對(duì)VSS I-V特性曲線

(b) 輸出端口對(duì)VSS I-V特性曲線圖18 Vin>1.1V時(shí)的I-V特性曲線Fig.18 I-V characteristic curve when Vin>1.1V

經(jīng)上述電路分析，當(dāng)Q6被擊穿為一個(gè)電阻時(shí)，電路現(xiàn)象與測(cè)得的情況一致，可認(rèn)為阻抗異常情況與上述分析一致。

3.3 靜電擊穿可行性與靜電來源分析

基于上述分析，進(jìn)行NMOS管Q6被擊穿的可行性分析，主要判據(jù)有：

1)因測(cè)試中發(fā)現(xiàn)8個(gè)端口都出現(xiàn)了同樣的問題，因而基本可以排除電應(yīng)力來自于差分端口，電應(yīng)力預(yù)計(jì)來自于如VDD、VSS這樣的公共端口，可以從二極管直接加載到ESD防護(hù)電路中；

2)由于在測(cè)試發(fā)現(xiàn)異常前后電路未上電，且焊接電阻的操作與地密切相關(guān)，故懷疑導(dǎo)致電路損傷的電應(yīng)力來自于VSS；

3)NMOS管本身相對(duì)PMOS管更容易被擊穿，且如電應(yīng)力來自于VSS，則首先受到?jīng)_擊的也是與地更近的NMOS管，更加容易使NMOS管被擊穿；

4)Q6被擊穿后的電路模型符合試驗(yàn)現(xiàn)象：如果是Q2、Q4被擊穿，則由于其D極與S極之間沒有電流通路無法產(chǎn)生電流，如果是Q7被擊穿，則電流通路一直存在，應(yīng)始終存在漏電現(xiàn)象，而不會(huì)在電流增大后漏電消失；

5)由ESD防護(hù)機(jī)理分析可知，在對(duì)靜電進(jìn)行泄放時(shí)，Q6與Q7將承受相同的電壓與電流，而Q7相比Q6面積更大，承受能力更強(qiáng)，因此當(dāng)靜電進(jìn)入時(shí)，Q6比Q7更容易被擊穿。

結(jié)合電路機(jī)理分析與上述可行性分析，該芯片使用過程中存在Q6被擊穿的可能。結(jié)合發(fā)現(xiàn)異常前后產(chǎn)品未上電的情況，推斷該芯片阻抗異常的原因?yàn)殪o電導(dǎo)致Q6被擊穿。

推測(cè)可能性最大的靜電來源為：電荷為從VSS加載進(jìn)電路的負(fù)電荷，由于電荷為負(fù)，故擊穿時(shí)的電流流向與前文分析的ESD防護(hù)電流流向相同，且電荷直接沖擊Q6、Q7。同時(shí)，由于印制板外部裝配有機(jī)殼，且機(jī)殼地與印制板GND平面聯(lián)通，機(jī)殼地存在大面積區(qū)域可以引入外部靜電至印制板GND平面，因此，該種靜電途徑發(fā)生概率最大。即Q6是在對(duì)靜電進(jìn)行泄放時(shí)被擊穿的，靜電途徑如圖19所示。

圖19 靜電(負(fù)電荷)進(jìn)入途徑與等效電流Fig.19 Static (negative charge) entry path and equivalent current

3.4 小結(jié)

經(jīng)本節(jié)電路機(jī)理分析，定位該芯片的阻抗異?，F(xiàn)象產(chǎn)生的原因?yàn)椋涸摦a(chǎn)品在轉(zhuǎn)運(yùn)和焊接過程中印制板受到靜電沖擊，導(dǎo)致LVDS驅(qū)動(dòng)芯片內(nèi)部ESD保護(hù)電路中的一個(gè)NMOS管被擊穿為等效的電阻(由于片內(nèi)有2塊一樣的NMOS管，故實(shí)際有2個(gè)對(duì)稱的NMOS管被擊穿)。且推測(cè)該靜電大概率為從印制板GND平面進(jìn)入的負(fù)電荷靜電。

此外，在此種失效模式下，該芯片在一定程度上可以認(rèn)為未失效：

1)該芯片在正常工作電壓下，通信能力仍然正常，即內(nèi)部主要功能電路未受損；

2)在本文中的失效模式下，ESD防護(hù)電路中雖然一個(gè)NMOS管(Q6)被擊穿成為一個(gè)等效電阻，但該等效電阻并不影響該ESD防護(hù)電路在靜電進(jìn)入時(shí)的啟動(dòng)，Q6與Q7仍然可以作為靜電泄放通道來釋放靜電,即該ESD防護(hù)電路仍然具有靜電防護(hù)作用；

3)該芯片的漏電現(xiàn)象在1.3V以上消失，故不影響該芯片在正常工作電壓下的工作，即該芯片在正常工作電壓下與正常芯片沒有差異。

4 結(jié) 論

本文研究了一種接口芯片在靜電打擊下的靜電軟擊穿現(xiàn)象，具體表現(xiàn)為該芯片的輸出引腳對(duì)地阻抗從正常的>500MΩ降低至0.82MΩ，但該芯片上電后，功能正常，并未產(chǎn)生失效。基于元器件失效分析的方法，將異常區(qū)域定位到了該芯片的ESD防護(hù)電路?；趯?duì)該ESD防護(hù)電路的分析，確定了受到靜電影響的器件為靜電防護(hù)電路中第三級(jí)中的NMOS管被擊穿，并等效成為一個(gè)電阻。該擊穿使得該芯片在1.1V以下時(shí)，其上方的PMOS管在亞導(dǎo)通狀態(tài)下的漏電經(jīng)過該NMOS管流經(jīng)芯片的地信號(hào)，從而被手持式萬用表測(cè)得，使得表顯阻抗明顯降低。

但該失效模式下，該芯片的功能電路未受損，且受到一定影響的ESD防護(hù)電路依然具有靜電防護(hù)功能。僅因低壓段漏電使手持式萬用表測(cè)得其對(duì)地阻抗降低，且該漏電現(xiàn)象在芯片正常工作電壓下消失，故不能充分認(rèn)定該芯片已經(jīng)失效，即阻抗異常并不是芯片失效的充分條件。

目前，航天基于接口芯片測(cè)量的方法對(duì)產(chǎn)品狀態(tài)進(jìn)行初步判定，當(dāng)發(fā)現(xiàn)阻抗異常時(shí)，則認(rèn)為相關(guān)器件已經(jīng)失效。但本文研究顯示，芯片受到靜電影響后，依然具備正常功能，但阻抗測(cè)試出現(xiàn)異常。因此，阻抗測(cè)試的異常不代表芯片失效。在實(shí)際應(yīng)用中，應(yīng)該根據(jù)芯片實(shí)際表現(xiàn)與產(chǎn)品使用需求進(jìn)行處置。例如，若該產(chǎn)品為航天飛行件，則為避免存在未被發(fā)現(xiàn)的失效情況，保證產(chǎn)品的可靠性，應(yīng)更換該器件；若該器件為地面試驗(yàn)件，則可在芯片工作能力正常的情況下，繼續(xù)使用該器件，以節(jié)省研發(fā)成本，縮短研發(fā)周期。